基于片上网络的系统芯片测试架构设计与优化研究

片上网络（NoC：Network-on-Chip）被广泛认为最有希望成为大规模多核系统芯片（SoC：System-on-a-Chip）中的通信机制。为减少此类芯片的测试时间和测试成本，我们需要设计有效的测试架构以及在此架构上运行的测试调度算法，以实现并行测试多个芯核。现有的NoC多核系统芯片的测试手段通常是复用NoC作为测试访问机制，并且假设NoC采用Mesh拓扑结构、电路交换机制、XY路由算法、且NoC上的所有物理链路宽度相同。然而，在实际应用中，NoC多核系统芯片可能采用其他拓扑结构（如Tree、Butterfly、甚至不规则的拓扑结构）；使用时分复用交换机制和其他较复杂的路由算法；NoC上的物理链路宽度也很有可能不尽相同。在本项目中，我们拟去除上述假定条件，设计出一套能够普适于多种NoC多核系统芯片的测试架构及相应的测试调度优化算法，并通过FPGA原型系统验证其有效性。