高可靠低功耗片上时钟设计与优化算法

片上时钟是集成电路设计的关键和核心，影响着电路的性能和功耗。在高性能芯片设计中，片上时钟设计面临频率提高、纳米时代工艺变化和可制造性影响，以及低功耗等挑战。传统的设计方法和流程不能满足新工艺和高性能设计需求，带来围绕时钟设计的迭代反复和设计收敛问题。本课题研究物理设计阶段中时钟节点分布规划方法，将时钟设计融入到布局设计中，完成时钟节点的分布规划。课题首先研究面向时钟分布的布局算法，在保证传统布局优化目标情况下，按照时钟设计需求，对时钟节点物理分布进行优化。在此基础上，进一步考虑时钟设计中缓冲器/门控单元规划和工艺变化，提高算法的适应性和健壮性。以低功耗为目标，在布局中指导时钟缓冲器/门控单元的位置规划。同时，在优化中引入工艺参数变化影响因素，增加时钟网络的抗干扰性设计。本课题旨在探讨新的高性能芯片时钟设计方法，深入研究相应的高可靠性低功耗时钟优化算法，重点在于提高时钟设计的收敛性。