面向高带宽应用的高速串行接口电路关键技术研究

With the advent of "Big Data" era and the rapidly increasing in data throughput, there has been a huge growth in serial interface bandwidth requirements. However, the design of high-speed interface circuit architectures place severe constraints on the data transmission capacity. In order to resolve many key issues in realizing the ultra high-speed interface circuits, this project will target on the interface circuit design and implementation to build a complete interface system and circuit model by investigating the data rate of 100Gb/s transmission. The project can achieve the system while simultaneously focusing on the research of 25Gb/s high-speed clock and data recovery circuit signal tracking technology, 25Gb/s continuous time and hybrid decision feedback equalization circuit technology, 25Gb/s high-speed phase-locked loop circuit feedback locking technology, and 100Gb/s multi-channel interface system circuit channel matching technology. We will probe deeply into the ultra high-speed significant topology through the circuit design, chip test and validating the entire process. Thus, the ultimate goal of the project is to provide the solution for several technical challenges in designing interface chips, and meet the urgent demand for high-speed serial interfaces, which expects to obtain a series of research results with our own intellectual property rights.

随着"大数据"时代的到来，数据吞吐率急速增加，从而对数据传输接口的带宽要求越来越高，因此，高速接口电路成为了制约芯片数据传输能力的关键因素。本课题将重点关注超高速接口的集成电路设计实现技术，通过以100Gb传输带宽为目标来构建完整的接口系统及电路模型，旨在解决超高速接口电路中一系列关键问题。本课题在实现该系统的同时，还要重点对25Gb/s高速发送器电路的低功耗实现技术、25Gb/s高速时钟数据恢复电路的信号跟踪技术、25Gb/s连续时间与判决反馈的混合均衡电路技术、25Gb/s高速时钟锁相环电路的反馈锁定技术以及100Gb带宽多通道接口系统电路的信道匹配技术等展开研究，将通过电路设计、流片验证及测试等方法对超高速接口电路的关键技术进行探索，最终解决我国高速接口芯片设计中的若干技术难题，进而满足对高速接口的迫切要求，并且取得具有我国自主知识产权的一系列研究成果。

随着云服务、移动计算的迅猛发展，对互连之间的带宽需求越来越大。传统的并行数据接口已经无法满足高数据带宽的需求，因此，在高性能芯片中需要高带宽的数据接口来提高整个芯片的性能，10Gbps至100Gbps的串行数据接口电路成为提高芯片通信带宽的重要技术。高速接口电路是目前芯片设计中的核心技术，也是目前我们国家在芯片设计方面的薄弱技术，在高速技术某些关键方面受制于人，目前国际上的绝大部分高速接口IP都是国外设计并提供的，因此研究这项核心技术对于促进国内芯片的设计是具有重要意义的。因此，本项目对此项关键核心技术展开了为期四年的研究，并取得一定的研究成果。. 本项目的主要是针对高速接口电路中的核心技术包括高速发送电路，时钟数据恢复电路，均衡电路等几个关键技术方面展开了研究，并在两个方面取得了一定突破。一个是采用65nm CMOS的工艺，完成了一款50Gb/s的高速发送电路，实现了任务书中的25Gbp/s的发送电路的目标要求，最终文章发表在2017年的亚洲固态电路会议上；一个是采用55nm CMOS工艺实现了4路5Gb/s的高速接口收发电路，并作为高速接口IP应用于PCI-E2.0以及USB3.0等标准接口协议中，完成了完整的高速接口IP的调试以及实用建模，并最终实现了高速接口IP的应用。. 本项目共发表文章11篇，其中国际会议2篇，杂志9篇，共取得国内发明专利1项。其中两篇文章发表于亚洲固态电路以及国际电路与系统会议上，并做大会报告，取得了较好的反响。研究高速接口IP，尤其是掌握其中的核心技术是发展我国芯片设计中的重要一点，其核心技术是未来高性能芯片的重要组成部分，本项目组已经成功的把该技术进行了产品化等优化，并在IP平台中取得了一定应用，这对于国内高性能SOC的设计都具有重要的应用价值。