片间高速串行收发电路的低功耗技术研究

芯片间高速串行总线技术是高性能芯片设计的重要环节，而总线中的物理层部分――高速串行收发电路，它的功耗问题已经成为限制总线技术发展的因素之一。如何在保证数据高速率传输的同时能够合理有效地降低功耗，是当前这个研究领域的重要课题。本项目首先从高速串行收发电路中功耗的分布角度入手，通过重点研究其中的几个关键模块：时钟产生和分布电路、均衡电路以及电平转换接口电路的结构特点，对其功耗问题进行量化分析，找出影响功耗的主要因素。在此基础上，计划采用注入锁定、片上传输线等新技术和独特的电路形式对上述关键电路模块进行功耗的优化，从而达到有效降低功耗的目的。本项目的研究试验成果，将为高速串行收发电路的低功耗实现提供新的研究思路，并为高速低功耗总线的芯片设计提供借鉴。