应用于下一代100Gbps以太网的高速串行接口PHY关键技术研究

Recent years have witnessed Ethernet becoming the widely spread networking technology because of its low cost, high reliability, and easy maintenance. With the development of Internet and the increase of its subscribers, greater bandwidth is being required for data transmission and access speed now, which make it hard to satisfy the bandwidth requirement with existing 10Gbps Ethernet technology. Therefore, the new 100Gbps Ethernet technology research is imperative, at present in the world is also a hot spot. High speed serial interface as 100Gbps Ethernet physical layer core part, the research and application of it is urgent.This project, based on the IEEE 802.3ba standard, will research 4-channel 25Gbps high-speed serial interface PHY key technologies applied to 100Gbps Ethernet, the main contents include: high-speed SerDes low-power technology, low-jitter clock generation and recovery technology, high-speed data equalization technology, crosstalk in multi-channel reduction technology, and finally design a fully integrated, low-power, high-performance 4x25Gbps SerDes to verify the research results of the key technologies, for the next generation 100Gbps Ethernet practical to lay a solid foundation.

以太网以其成本低、可靠性高、安装维护简单等优点而成为普遍采用的网络技术。随着互联网技术的不断发展和用户数量的大幅增长，用户对数据传输和接入带宽的需求也越来越大,目前现有的10Gbps以太网技术已难以满足当前的需求。因此，新的100Gbps以太网技术研究势在必行，目前在国际上也是研究热点。高速串行接口作为100Gbps以太网物理层的核心部分，对它的研究与应用已十分迫切。本项目基于IEEE 802.3ba标准，研究应用于100Gbps以太网的4通道25Gbps高速串行接口PHY的关键技术，主要研究内容包括：高速串行接口低功耗技术、低抖动时钟产生与恢复技术、高速数据均衡技术、降低多高速通道间的串扰技术。最终设计和实现全集成、低功耗、高性能的4x25Gbps高速串行收发机原型样片以验证关键技术的研究成果，为下一代100Gbps以太网的实用化打下坚实基础。

以太网以其成本低、可靠性高、安装维护简单等优点而成为普遍采用的网络技术。随着网络带宽需求的不断提高，以太网的数据率已经从10Gbps发展到了100Gbps。而高速串行接口作为以太网物理层的核心部分，是实现100Gbps 以太网广泛应用的关键所在。.本项目针对100Gbps 以太网的应用背景，在单通道25Gbps的数据率下对高速串行接口的关键技术进行研究，提出并采用了多种创新技术，以实现具有高数据率、低功耗、低抖动和高性能均衡的高速串行接口收发机芯片。其中主要的创新点包括：提出了一种新型的1/4速率发射机架构，采用一种无分频器的时钟产生电路，可以大幅度降低发射机时钟通路和数据通路的功耗；提出了一种嵌入FFE和XTC的SST输出驱动级电路，实现了对符号间干扰和远端串扰的同时补偿；实现了一种兼容软判决技术和新型动态电路结构的低功耗DFE，同时提出了一种混合交替时钟策略，保证了该DFE对时序的要求；采用了基于新型动态电路结构的波特率CDR，与DFE自适应模块相结合，大大降低了接收机的整体功耗。基于这些技术创新，在TSMC 65nm CMOS工艺下设计并实现了一款25Gbps的高速串行接口收发机芯片，其中发射机集成了4条数据通路，实现了100Gbps的总数据率，为100Gbps以太网的应用打下了坚实基础。该收发机的整体功耗效率小于3mW/Gb/s，整体均衡能力超过40dB，误码率小于1e-12。.随着项目研究的逐步深入，我们先后发表了11 篇学术论文，被国内外一流的期刊、会议收录，其中的绝大多数被SCI 和EI 收录；为保护知识产权，我们也申请了3 项国家发明专利；此外，还建立起一只完整的科研队伍，培养了8 名研究生。