高速系统PDN瞬态噪声的时域分析与非线性抑制技术

As the size of the IC technology shrinks to submicron/nanometer, the clock rate reaches up to several GHz, and the working voltage decreases to less than 1V while the transient current can soar to even 50A/ns in the high-speed system, which makes the power/signal voltage transient noise and its induced timing jitter in power delivery network (PDN) exceed the tolerance heavily. The present PDN design methodology based on frequency domain target impedance which is most widely adopted in industry appears inaccurate in high frequency domain, so it is difficult to achieve the requirements for voltage noise and timing jitter of the high-speed system by using reasonable package and decoupling resources. For above challenges, the stimuli mode of current source which can produce the worst-case voltage noise for the PDN will be theoretically analyzed in time domain, and the new theoretical basis and critical criteria for the PDN design will be investigated in this project. Simultaneously, the circuit sensitivity theory will be used to analyze the PDN, and the non-linear suppression technology for power transient noise by using active resistor will be proposed. Subsequently, the relationship between the amplitude and spectrum of voltage noise and the timing jitter of the system will be investigated, and the PDN optimization method is proposed for considering the voltage noise and the timing jitter simultaneously. Ultimately, the co-design for the PDN, clock distribution network and transmission line network will be achieved. The research results of the project can provide the guideline for the analysis and design of high-speed and high-density digital system and chip.

数字IC进入亚微米/纳米工艺后，高速系统的时钟主频达数GHz，工作电压降至1V以下，瞬态电流却飙升到50A/ns，引发电源分配网络(PDN)中的电源/信号电压瞬态噪声及派生的时序抖动严重超标。目前业界惯用的基于频域目标阻抗的电源分配网络设计准则在高频段已呈现瓶颈，导致采用合理的封装和去耦资源难以满足系统对噪声和抖动的要求。面对挑战，本项目将在时域对电源最差瞬态噪声激励源模式进行理论分析，研究指导电源分配网络设计的新理论依据和临界条件；同时，基于电路敏感度理论分析电源分配网络，提出采用有源电阻进行电源瞬态噪声的非线性抑制技术；然后，研究电压噪声幅度和频谱与系统时序抖动响应关系，提出统一规划电压噪声预算和时序抖动预算的电源分配网络优化设计方法。最终实现对电源分配网络、时钟分配网络及信号线网的协同设计。研究成果可用于指导当代高速高密度数字系统及芯片电源分配网络的设计。

本项目主要针对当前高速系统时钟频率提高以及工作电压的降低而导致电源分配网络(PDN)中的电源/信号电压瞬态噪声及派生的时序抖动严重超标的问题，从时域深入探讨电源分配网络最差瞬态噪声的抑制手段，并研究电压噪声幅度和频谱与系统时序抖动响应关系，提出统一规划电压噪声预算和时序抖动预算的电源分配网络优化设计方法。在输入为三角脉冲激励条件下，给出了电容的时域瞬态阻抗定义，并推导出满足时域瞬态噪声的最大时域瞬态阻抗的临界条件，定义了新的电容选择标准。推导出需要添加去耦网络的电流激励上升时间的临界条件以及去耦电容能有效去耦的电流激励上升时间范围，通过进一步研究去耦电容最大电压噪声与上升时间和电容参数的关系，提出基于有效去耦上升时间的电源分配网络时域设计方法。研究了在给定电源噪声门限的前提下去耦电容的有效去偶半径，该方法可有效估计能满足电源噪声要求的去耦电容个数、类型和位置，并能精确计算出多层电路板任意两点间的特性阻抗。在此研究理论上进行拓展，基于谐振腔理论提出能对在高速封装和电路板上带缝合孔的多层电源/地平面进行精确建模。同时，在当前的高速串行接口（如DDR4），其端接和负载形式会导致电源分配网络呈现非线性，根据这一问题，推导出了电源噪声引起抖动的解析表达式，提出基于伪漏极开路端接输出器时序抖动估计方法，降低了由仿真器（如ADS、HSPICE）进行蛮力式抖动仿真和估计所带来的耗时问题。本项目研究成果可用于指导当代高速高密度数字系统及芯片电源分配网络的设计，理论成果有3篇发表在国外SCI检索期刊，2篇发表在国内EI检索期刊，授权专利3项，申请受理专利5 项，参加1次国际会议（口述报告），英文译著《信号完整性与电源完整性分析》第三版一部，全书将在2019年3月公开出版。