超级动态电压调节技术下的内建速度测试系统研究

超级动态电压调节（UDVS）技术是动态电压调节技术向亚阈值区的延展，当工作负载低时，将电压降到亚阈值区，可以大幅降低芯片功耗，在低功耗方法中具有明显优势。但当电压显著降低时，芯片间的性能差异非常明显。为规避性能偏差导致芯片工作出错，芯片必须始终工作在很高的电压下以确保正常工作，这会显著提高芯片功耗，不能充分发挥UDVS技术的低功耗优势。本项目研究内建速度测试的理论，构建兼容于现有大规模集成电路设计的电路性能模型。并在此基础上，在大规模UDVS芯片中实现基于开环预测与闭环自适应调整相结合的内建速度测试系统，以较低的电路面积和功耗实测芯片性能，为调整芯片的电源电压和工作频率提供依据，使得芯片功耗尽可能的有效降低。同时，针对测试系统的特点，设计可在宽电压域下工作的快速锁定数控锁相环，在工艺、电压和温度参数变化的情况下，自适应调整环路参数，在短时间内为芯片提供正确的测试时钟，有效缩短速度测试时间。

建立适用于UDVS技术的兼容于现有大规模集成电路设计的电路性能模型，建立一套适用于UDVS芯片的内建速度测试结构和测试方法，设计一个自适应的可在宽电压域下工作的快速锁定PLL，构建应用UDVS技术的低功耗SoC设计平台。已发表项目相关论文11篇，其中SCI级别论文3篇，EI检索论文8篇。已参加微电子类重要国际会议3人次。已申请国家发明专利6项。本项目取得的主要成果有：.1)针对时钟源产生电路——数控锁相环，提出了一种理论分析方法。该理论分析方法基于数控锁相环的Z域模型，推导出数控锁相环内噪声在时间域上的响应公式。在响应公式的帮助下，分析数控锁相环环路参数对输出时钟抖动性能的影响，进而为设计高性能数控锁相环提供指导。.2)提出一种动态带宽调整算法，可以有效避免基于传统动态带宽调整算法调整的局限性，降低错误调整带宽的几率，继而加快锁定速度。.3)针对驱动能力可调的数控振荡器在输出频率范围内增益变化较大的问题，提出了一种电路设计方法，通过该方法设计出的数控振荡器结构具有增益恒定的特点。.4)提出并设计了一种可在接近阈值电压的电源电压(0.6V)下工作的全数字锁相环(简称近阈值全数字锁相环) 。与传统全数字锁相环相比极大降低了电路功耗，并且解决了近阈值电路延时时间过长与驱动能力不足的问题，对其他近阈值电路设计也具有重要的参考价值。.5)针对锁相环的锁频时间，提出一种快速锁定技术。该快速锁定技术在已知前两个控制字后，就可以预测锁定的控制字。.6)针对低功耗SoC必备电路——电源开关，设计了自测试电路和控制机理，对于m个电源开关，测试矢量降低50%，测试时间只需要m+2个测试周期。最重要的是，有效降低了自测试电路面积和功耗。.