考虑集成电路时延变异性的硅后定时验证方法

硅后定时验证用于发现集成电路设计过程中电气错误导致的电路时延问题。随着特征尺寸细化，集成电路时延变异性越来越显著，电气错误往往被时延变异性所掩盖，给硅后定时验证带来了巨大挑战。本项目将针对时延变异性下电气错误的检测这一关键科学问题开展硅后定时验证研究，主要研究内容包括：1）研究跨层次的电气错误建模方法，一方面集成串扰、电源噪声等动态因素所导致的芯片时延变异性，另一方面将逻辑门级建模的精确性与寄存器传输级（或更高层次）的计算效率有机地结合起来；2）研究时序测试序列对于电气错误的检测质量评估方法，并在考虑工艺参数波动引起的时延变异性下研究面向电气错误检测的功能测试选择方法；3）研究考虑时延变异性的可调试性设计方法，提高硅后定时验证的可观测性以及性能分级的准确性。通过本项目研究，拟提出容忍时延变异性的硅后定时验证方法体系，同时为解决功能测试在电气错误检测中的应用难题提供关键技术。

硅后定时验证用于发现集成电路设计过程中电气错误导致的电路时延问题。随着特征尺寸细化，集成电路时延变异性越来越显著，电气错误往往被时延变异性所掩盖，给硅后定时验证带来了巨大挑战。本项目针对时延变异性下电气错误的检测这一关键科学问题开展硅后定时验证研究，发表（含录用）SCI源刊物论文13篇、EI源刊物和EI国际会议论文16篇；受理发明专利6项。主要取得以下创新成果：.1）提出了基于双功能时钟电路设计的硅后电路时延测试和老化预测设计，该设计具有抗老化和抗工艺偏差能力，且所需总的面积开销相比较于独立地实现在线电路老化预测和时延测试的方案减少了近1半；.2）提出了基于在线比较的时延错误检测和可调试性设计方法，在低频下运行测试程序得到黄金执行数据并在片上进行存储，然后在测试时钟下运行测试程序与片上存储的黄金执行数据进行比较来检测定时错误，并在FPGA平台上得到了验证，能够有效加速电气错误调试过程。.3）提出了统计小时延故障覆盖率分析和测试通路选择方法，所提评估指标S-SDFC可有效用于测试集的电气错误检测质量评估，与国际同类指标相比能够更好的指导测试生成工具产生高质量的测试集合；.4）提出了同时考虑最长敏化路径和n倍检测覆盖率的时延测试向量选择方法，实验结果表明，在相同测试向量集规模的条件下，本方法选择出的测试向量集，与商业工具产生的同样大小的测试集相比，可达到更高的1到n倍检测故障覆盖率(平均提升2.29%~8.39%)，同时也能获得更加陡峭的故障覆盖率曲线，并且具有更高的时延测试覆盖率（平均提升8.66%）。.5）提出了基于通路约束抽取的功能测试序列评估和自动生成方法、基于马尔科夫分析的功能测试序列评估和自动生成方法，可有效地生成用于硅后验证的功能测试序列，相比于约束随机方法能够大幅度提高验证覆盖率收敛速度，并产生较短的测试序列覆盖难达状态。.通过本项目研究，构建了包括可调试性设计-测试评估-自动测试生成的容忍时延变异性的硅后定时验证方法体系，同时为功能测试在电气错误检测中的应用提供了有效解决方案。