基于片内超速时延测试的小时延缺陷检测方法研究

Detecting small delay defects has become vital for ensuring the quality and reliability of chips in the very deep-submicron or nano-meter process technologies. This project will conduct research on on-chip faster-than-at-speed delay testing methods. By providing faster-than-at-speed test clock with high-resolution frequency, small delay defects can be detected effectively by reducing the slack of path under test. The main contents of this project are summarized as follows: (1) The method of generating faster-than-at-speed test clock by using frequency programmable module and ring oscillator will be researched, which can provide faster-than-at-speed test clock with high-resolution frequency even under process variations. (2) Test pattern selection method with high priority for testing short paths will be researched, which can decrease the missing probability of detecting small delay defects during faster-than-at-speed testing. (3) The grouping and compressing methods for faster-than-at-speed test patterns based on path delay analysis will be researched, which can reduce the test volume and time. By designing test clock generating structure and providing test pattern selecting, grouping, and compressing techniques, small delay defects can be detected effectively. Therefore, it has a vital significance for improving the quality and reliability of chips.

在深亚微米以及纳米工艺尺寸下，为了确保芯片的品质和可靠性，小时延缺陷的检测已经至关重要。本项目拟开展片内超速时延测试方法的研究，通过在芯片片内提供频率精准的超速时延测试时钟，并以此降低被测通路的时隙值，从而为小时延缺陷的检测提供关键技术和实现方案，主要研究内容包括：(1) 研究基于频率编程和环形振荡校正的超速时延测试时钟生成方法，从而在工艺偏差的影响下，依然能够为芯片提供频率精准的超速时延测试时钟; (2) 研究基于短通路可测优先的超速时延测试向量选择方法，并以此降低超速时延测试时工艺偏差导致的小时延缺陷漏测概率；(3) 研究基于通路时延分析的超速时延测试向量分组和压缩方法，并以此降低超速时延测试的应用时间和测试向量规模。通过在芯片片内设计超速时延测试时钟生成结构以及相应的测试向量选择、分组和压缩方法，可以对芯片中的小时延缺陷进行有效检测，从而对于提升芯片的品质和可靠性具有非常重要的意义。

在深亚微米以及纳米工艺尺寸下，芯片中易于存在小时延缺陷，从而导致电路发生时序故障。因此，为了确保芯片的质量和可靠性，非常有必要对小时延缺陷进行检测。片内可测性设计技术为小时延缺陷的检测提供了一条有效地途径。本项目主要开展基于片内可测性设计技术的小时延缺陷检测方法研究，主要研究内容和成果包括：(1) 项目提出了一种超速时延测试时钟生成和频率测量方法。该方法可以首先通过在测试向量中配置频率信息并产生测试时钟，然后构建环形振荡通路并记录环形振荡次数，测量和计算出测试时钟的真实频率。实验结果表明该方法能提供频率已知的高速测试时钟;(2)项目实现了一种基于片内超速时延测试的快速检测小时延缺陷的应用方法。在该方法中，基于高斯分布，测试时钟在设置周期时预留了足够裕量，从而可以避免由于实际测试时钟周期小于预期周期时带来的测试失效及良率下降。在小时延缺陷检测实验中，通过ITC99基准电路中内部结点的最长通路被选择用于进行超速时延测试。实验结果表明，该方法可以实现强用力的小时延缺陷检测; (3) 项目实现了一种三维集成电路硅通孔时延缺陷检测方法，该方法的实现是通过构建环形振荡器对硅通孔的传输时延进行测量。在该方法中，三个硅通孔和相关逻辑构成了一个基本的硅通孔传输时延测量单元。通过配置控制信号，时延测量单元中能够建立三个环形振荡器。通过首先测量三个高速振荡的振荡器的振荡周期，可以计算出硅通孔的传输时延。实验结果验证了该方法的有效性。通过在芯片片内设计和应用可测性设计技术，可以有效检测小时延缺陷，从而提升芯片的质量和可靠性。