面向串扰的时延测试

随着VLSI工艺特征尺寸向超深亚微米、纳米级的持续推进，芯片内部速度不断增加，与性能相关的缺陷日趋严重，各种噪声效应引起的信号完整性问题对电路的性能产生重大影响，特别是互连线之间串扰带来的时延改变不容忽视，对于芯片系统上长互连总线来说串扰现象尤为突出，必须进行考虑互连线串扰噪声的时延测试。本项目分别针对时序电路和片上总线的线间串扰问题进行时延测试方法研究。针对时序电路中的串扰现象，首先对串扰引起的时延缺陷进行分析，建立隐含串扰信息的时延故障模型，然后重点研究考虑串扰效应的逻辑门级时延测试自动生成方法。针对芯片系统上总线间的串扰问题，拟采用基于软件的自测试方法，研究互连总线的时延测试程序综合方法，使用片上处理器核来测试总线串扰故障引起的性能下降，从而避免使用高速测试仪的昂贵成本。