纳米级CMOS宽带数字射频收发芯片的自适应设计研究

Wideband digital phase array mandates identical performance and precise synchronization from all elements, in which key techniques include maintaining identical gain and phase performance for each transmitter/receiver element and synchronization among them. Currently, wideband digital phase array transceiver requires single chip implementation to achieve compact and low power system. However, nano-CMOS technology used to realize transceivers introduces huge mismatches between devices and is sensitive to environment variations. These impose huge challenges to realize wideband digital phase array. The proposed research targets to investigate fundamental limits and scientific problems in maintaining identical performance and synchronization for wideband digital phase array. In the research, we propose self-healing techniques to salvage noise performance for receiver, self-healing techniques to correct front-end mismatches, self-healing techniques to achieve synchronization inside each phase array tile, and self-healing techniques to annul images and carrier leakage for transceiver. These techniques ensure excellent performance for each element. Moreover, we propose adaptive design method to guarantee identical performance of each element in long time and large scale, which includes adaptive on-chip power sensor, adaptive on-chip phase measurement, and adaptive synchronization among tiles. In addition, we research circuit design methodology to reduce electronic-magnetic coupling. This research will boost design accuracy and robustness, build a foundation for single chip digital phase array, evolve design methodology to defy traditional limits to integrated circuit performance, and realize digital array-on-a-chip (AoC) ultimately.

宽带数字相控阵要求各阵元性能一致并且精确同步，其核心技术是宽带数字射频收发的幅相一致性保持技术和阵元间同步技术。目前，宽带数字射频收发机芯片化是系统小型化、低功耗化的唯一路径，所采用的纳米级CMOS工艺的大工艺偏差和环境敏感性加剧了幅相一致性和同步的难度，对实现提出巨大挑战。本项目研究保持宽带数字收发芯片幅相一致和同步的基本科学技术问题：提出片上噪声自修复技术、片上失配自修复技术、阵元件同步自修复技术、片上镜像和载波泄漏自修复技术来保证阵元的高性能；提出自适应设计方法和相应的自适应片上功率计、自适应片上相位测试仪、和自适应阵元瓦片间同步系统来保证所有阵元性能在长时间、大空间尺度下的一致性；同时研究抗电磁窜扰的电路设计方法。研究成果能增加设计的准确性和鲁棒性，为高性能数字相控阵的实现打下基础，取得一种突破集成电路工艺对数字射频收发芯片限制的通用设计方法，最终实现纳米级CMOS单芯片数字相控阵

随着人们对感知、通信和探测的需求增长，数字相控阵列作为实时多目标智能天线的核心之一受到了广泛的关注，这也对射频收发芯片的数字化、集成化和低功耗化提出了要求。为实现最优的性能，相控阵列要求所有阵元芯片性能一致，如幅度和相位。本课题从这些挑战出发，兼顾海洋应用中的问题，重点研究：纳米尺度CMOS工艺下集成射频、数模混合电路中的失配问题、隔离问题、和电磁兼容问题，集成芯片自愈设计方法，数字收发芯片自适应设计方法，宽带数字射频收发芯片验证方法,大规模数字阵列的校正方法，以及海洋应用中的自供能方法。本项目取得的结果包括：基于纳米CMOS工艺的射频、数字、模拟集成方法，减少电磁干扰的方法，电路与封装级的隔离方案;提出基于空间耦合的校正方法、基于图论的快速校正算法、基于自回路的同步校正方案实现阵列性能一致；提出基于开环的自愈设计方法实现电路性能不随温度的变化而变化，保证阵元性能一致；提出集成相控阵列芯片的低功耗设计方法和基于摩擦纳米发电的自供能系统解决海洋应用中电能有限问题；提出集成宽带数字收发射频芯片的仿真验证方法。具体成果包括：实现了6.5-12GHz，20.7dB的低噪声放大器，首次采用频选非福斯特特性提高放大器的带宽，成果发表在微波领域国际会议IMS和顶级期刊IEEE TMTT上；实现了用于低轨卫星的8通道2波束相控阵列接收芯片，在-15~85°C范围内的信号增益变化由10 dB以上减小至±0.5 dB，项目成果被集成电路领域高水平会议ISSCC收录；实现了宽范围衰减器芯片，0-32 GHz内的插入损耗为3.5-8.4 dB，项目成果被集成电路高水平会议IMS收录；实现了4通道相控阵列接收芯片，支持1-8个独立可调控输出波束，是公开发表的文献中单芯片支持波束数量最多的、平均每通道每波束功耗最低的射频移相合成芯片，项目成果被射频集成电路顶级国际会议2020 IEEE RFIC和微波顶级期刊IEEE TMTT收录。从工程实践的角度看，本项目采用标准CMOS工艺设计了超过10款高性能芯片，部分芯片通过合作公司量产，并获得了浙江省科技进步奖。.本项目通过对相控天线阵列中的集成芯片的解析，分析芯片性能随环境变化和时间空间的变化规律，兼顾这些效应的情况下提出了集成相控阵列芯片的设计方法。研究成果对制造领域升级改造有重要战略意义的集成电路产品的国产化和自主可控具有极其重要的参考价值。