NoC高性能互连结构设计方法研究

片上网络（NoC）关键互连结构的高性能设计方法是NoC技术发展的重要研究课题。项目拟从长互连的传输和功耗解析模型的研究出发，研究工作频率≥10GHz情况下的长互连（长度≥2mm）线传输和功耗解析模型，获取65nm～22nm CMOS工艺下，模型参数的提取和计算方法，从而获得长互连线的传输、功耗解析模型和参数；在此基础上，研究基于低摆幅电路技术和低功耗编码技术的高性能互连结构设计方法，尤其是两种技术相融合的新方法：混合型互连结构设计方法，以获得数据传输率在10Gb/s/ch以上、位传输功耗在0.3pJ/b以下的高性能长互连结构设计方法；根据NoC拓扑和芯片设计结构，研究时钟网络、链路、计算节点的网络接口（NI）等关键互连结构的高性能设计技术，获得一批NoC高性能互连结构的知识产权（IP）核。为推动我国NoC集成电路设计技术的发展，推进NoC芯片的研制和产业化提供理论依据和技术支撑。

随集成电路工艺技术的发展，片上线间耦合效应不断加剧，互连结构设计成为关乎集成电路性能、功耗和稳定性的首要问题。片上网络（Network on Chip，NoC）技术提高了片上系统（System on Chip，SoC）的通信效率，改善了系统的可扩展性，是SoC架构的重要发展方向。项目针对NoC中的链路、时钟网络、总线等关键互连，从互连结构解析模型入手，基于编码和信号摆幅控制等设计思想，面对功耗、通信效率、可靠性等技术指标，提出了一系列新方法、新技术。.项目主要研究工作包括：在NoC互连解析模型和参数获取研究方面，以差分传输线等效分布式RLC模型为基础，提出一种新型损耗计算模型，可以快速准确估算长互连的动态功耗，依据该模型建立了互连功耗仿真计算平台；为了获得长互连线电阻特性参数，针对纳米级Cu 薄膜电阻率，基于BP 神经网络模型，建立了反馈式BP 神经网络的电阻率预测模型；针对长互连可靠性分析，建立了一种Cu/SiCN 互连电迁移失效阻变模型。在高性能低功耗互连驱动结构设计方法研究方面，采用低摆幅电路设计技术，针对NoC中互连带来的功耗问题，提出了一种电荷分享型（CCS）高速发送器，其传输速度可达到9Gb/s以上，而功耗仅为56.4fJ/b；针对NoC中数据传输的质量问题，提出了一种高速低功耗的源同步收发器；针对传统CML收发器带宽不足和易出现码间干扰等问题，提出一种利用多级预加重和时域均衡技术的新型CML收发器。采用低功耗编码技术，提出了一种绿色相位差（GPD）编码，使互连功耗降低37.51%；提出了一种自适应时空总线编码方法（ASTC），在抑制线间串扰的同时，有效降低了总线的动态功耗；基于低功耗编码与低摆幅技术结合的创新思想，将Anti_Crosstalk Green_Modified Coding (AGM)编码与电容型低摆幅发送器(CCS)相结合，使互连功耗降低达82%。在片上网络关键技术和高性能互连结构设计方面，在高性能低功耗互连驱动结构设计方法研究的基础上，进一步拓展研究了NoC时钟网络设计、仲裁器设计和无线通信方式等技术问题。.项目建立了片上互连结构的仿真平台，获得了多种NoC高性能互连结构设计方法，探索了采用多技术结合解决多问题的设计技术，为片上高性能互连系统设计奠定了良好的基础。