面向众核片上系统的高可靠异步片上网络研究

Advancing semiconductor technology allows a single chip to implement more sophisticated functions, boosting the arrival of the Many-core era. Asynchronous Networks-on-Chip (NoCs) uses asynchronous circuits in place of synchronous circuits, enabling them to overcome challenges including clock distribution and clock domain crossing. They are important and promising communication infrastructure to satisfy the requirement of Many-Core Systems-on-Chip in scability, parallelism, and reliability. On the other hand, the continuously reducing semiconductor dimensions and accompanied effects bring huge threats to chip reliability. Fault tolerance has become an essential requirement for critical and specified digital systems. Asynchronous NoCs have inherent advantage in timing-robustness. However, faults could pollute data and destroy handshake process, even bring deadlocks, leading to more complicated faulty scenarios that conventional fault-tolerant techniques cannot easily deal with. This project targets key techniques for highly reliable asynchronous NoCs. Starting from the basic fault-tolerant theory of asynchronous circuits, the project studies the general faulty and deadlock scenarios first, and then extends to important and difficult theories and techniques faced by fault-tolerant asynchronous NoCs, including the co-management of the circuit-level deadlock and the network-level deadlock, fine-grained fault-tolerant asynchronous router design, light fault-tolerant routing algorithms, fault-tolerant asynchronous NoC architecture design and systematic evaluation. This research can promote the soundness of basic fault-tolerant theories of asynchronous circuits, fill the research gaps in relevant fields, which is significant and has a promising application prospect.

半导体工艺的不断发展允许单个芯片实现更复杂功能，催生众核时代到来。异步片上网络使用异步电路代替传统的同步电路，能够有效克服时钟分布、跨时钟域等问题挑战，是满足众核片上系统高可扩展、高并发和高可靠通信的重要架构。另一方面，持续下降的半导体尺寸及其附带效应对芯片可靠性带来较大威胁，容错已经成为关键领域数字系统基本要求。异步片上网络具有时序健壮的天然优势，但错误能污染数据、破坏握手过程，甚至导致死锁，表现出传统容错技术难以解决的复杂出错场景。本项目瞄准高可靠异步片上网络容错关键技术，从异步电路基础容错理论出发，研究一般性故障与死锁模型，进而扩展到容错异步片上网络的重难点理论和技术，包括异步电路死锁和网络层死锁协同处理、细粒度容错异步路由器设计、轻量级容错路由算法、容错异步片上网络原型设计和可靠性系统评估等。通过此项研究，健全异步电路基础容错理论，填补相应研究领域空白，具有重要理论意义和应用场景。

异步片上网络具有时序健壮的天然优势，能够有效克服时钟分布、跨时钟域等问题挑战，是满足众核片上系统高可扩展、高并发和高可靠通信的重要架构。但是在不同类型的错误面前，表现出传统容错技术难以解决的复杂出错场景，影响异步片上网络的实际应用。本项目瞄准高可靠异步片上网络容错关键技术，主要研究了以下内容：.研究了异步电路的一般性故障与死锁模型。从异步电路基础容错理论出发，将异步流水线划分为单通道、通道打包和通道分片流水线3类进行建模讨论，分析了不同错误类型对流水线造成的影响和故障，重点研究了不同错误引起的电路死锁，对于电路死锁的发生原理和特征进行了建模与证明。.研究了面向异步流水线的死锁检测、错误识别和死锁恢复机制。提出的死锁检测方法和电路设计方案能够准确定位出错的流水段，提出的错误识别机制能够有效识别发生在前向数据传输链路上的错误类型，提出的包含错误隔离、上游排空和下游释放的死锁恢复方法能够有效将未出错的流水段从死锁状态中恢复出来并继续工作。.研究了异步片上网络面临的3类死锁，包括网络层死锁、数据链路层死锁和物理层死锁，提出了面向异步片上网络3类死锁的协同处理机制。.设计了容错异步路由器与片上网络。通过比较发现，如果实现了死锁检测，受保护的异步路由器只增加了约2%的面积开销，平均能耗增加了2%，对应的网络吞吐率下降了不到3%；如果同时实现了死锁恢复，受保护的路由器面积增加了约5%，平均能耗增加了约2%，对应的网络吞吐率下降了不到4%。在1比特错误的假设情况下，所提出的死锁检测和恢复技术均能够100%实现相关错误的检测和恢复；在多比特错误注入的情况下，整个网络也受到了很高的保护，系统的可靠性得到了大幅度提高。.项目还拓展研究了基于RISCV指令集的处理器设计与人工智能算法软硬件协同设计，为后续的研究做准备。.该研究健全了异步电路容错理论，填补了相应研究领域空白，具有重要理论意义和应用前景。