面向多个物理缺陷的纳米尺度极大规模数字电路故障诊断

随着集成电路工艺特征尺寸向纳米尺度推进，物理缺陷密度不断上升，缺陷类型更加复杂多样，多个缺陷的故障效应往往相互影响，导致故障诊断的命中率和分辨率下降。本项目以纳米尺度极大规模数字电路为研究对象，拟研究的内容包括：（1）研究面向屏蔽和增强效应的故障诊断方法，根据失效测试向量建立等价故障元组，在构造故障元组等价树的过程中考虑屏蔽和增强效应，以提高诊断命中率和分辨率；（2）研究基于多拍捕获时钟测试向量的故障诊断方法，设计快速评估机制和故障筛选算法，减小寻找可疑故障点的搜索空间；（3）研究版图级缺陷定位与识别技术，在门级故障诊断的基础上考虑物理设计的各种电参数与距离参数，精确筛选可疑故障点，为物理失效分析提供准确的缺陷位置与类型信息。本项目将结合实际芯片的样片测试与失效分析开展实验，并研制相应的软件工具原型，为纳米尺度极大规模数字电路的故障诊断问题提供有效方法和关键技术。

随着集成电路工艺特征尺寸向纳米尺度推进，物理缺陷密度不断上升，缺陷类型更加复杂多样，多个缺陷的故障效应往往相互影响，导致故障诊断的命中率和分辨率下降。本项目以纳米尺度极大规模数字电路为研究对象，（1）研究了面向屏蔽和增强效应的故障诊断方法，提出了一种基于故障元素图描述多故障屏蔽与增强作用的建模方法，在此之上，对故障进行选择，以减小误诊断的可能性；（2）研究面向测试压缩电路的多故障诊断方法，利用多拍捕获时钟测试向量，提出可疑故障的匹配必要性概念，结合已有的解释数和污染数，更加准确的选择候选故障设计快速评估机制和故障筛选候选算法；（3）研究版图级缺陷定位与识别技术，对发生在扫描链上的故障，提出了一种面向故障诊断的扫描链连接方法，通过提供更好的敏感扫描单元，从根本上提高扫描链故障诊断的分辨率；（4）研究了“存储+逻辑”三维集成电路的硅通孔可测试性设计，提出了一种TSV可测试性设计。该设计与IEEE边界扫描协议1149.1(JTAG)相兼容，无需修改存储晶片，而仅在逻辑晶片上增加了少量电路，结合一种类似流水线的TSV测试模式，可以有效的减少测试时间。本项目在TSMC投片的芯片上，验证了所提面向故障诊断的扫描链连接方法的有效性。本项目研制了相应的软件工具原型，研究成果为纳米尺度极大规模数字电路的故障诊断问题提供了有效方法和关键技术。