大规模多核系统芯片测试压缩方法研究

芯片性能的提升日益依赖于芯核数目的增加，大规模多核系统芯片是在片上集成多个处理器核以增强计算性能。针对同构多核结构特征而采用的测试压缩方法，能够有效减少测试数据量以降低测试成本。本项目将协同考虑激励压缩、响应压缩和测试功耗等因素，研究同构多核系统芯片的测试压缩方法：（1）研究核间压缩和核内压缩结合的两层测试激励压缩方法，使用同一共享测试数据源和广播式方法进行核间压缩，使用可重构广播式方法进行核内压缩，以减少需存储的测试数据量；（2）研究同构多核的低功耗并行测试方法，在扫描移入、功能捕获和扫描移出三个阶段采用错位机制，以有效避免峰值功耗叠加；（3）研究同构多核的响应互比压缩方法，并结合响应中的未知位分布，设计优化的编码方案以屏蔽未知位，最终实现基于单比较电路的同构多核互比，以减少压缩电路的硬件开销。本项目将结合多核处理器开展实验研究，为大规模多核系统芯片的测试数据量问题提供有效方法和关键技术