多核微处理器体系结构级容软错误设计与评估关键技术研究

This project focuses on the researches of architecture level design and evaluation for soft errors on multi core microprocessor. We will explore the feasibility of using the rich amount of resources in multi core microprocessor for soft error tolerance design. The goal of this project is to use the advantages brought by the development of microprocessor architecture to efficiently solve the threat of soft errors brought by the development of integrated circuit manufacture. This project will solve two key science problems in soft error tolerance design and evaluation on multi core microprocessors. One of the two problems is how to efficiently use the large amount of resources in multi core microprocessors in architecture level to achieve soft error tolerance with less or no extra overhead on area, performance and/or power. The three core redundant execution model will be proposed to use the redundant core resources, the hardware IO scrub technology to use the spare time resource, and a novel reset technology based on scan chain to use the existing hardware structure. The other of the two problems is how to quantitatively evaluate the reliability considering the overhead of area, performance and power. The novel quantitative evaluation metric and framework based on area, performance and power will be proposed in this project for accurate evaluation and to guide the design trade-off.

本课题围绕多核微处理器体系结构级容软错误设计与评估展开研究，探索利用多核微处理器自身的丰富资源实现容软错误的可行性，通过体系结构进步带来的优势合理高效地应对制造工艺进步带来的软错误挑战。本课题将着力解决多核微处理器体系结构级容软设计中如何合理利用和如何量化评估两大关键科学问题。合理利用是指本课题将研究如何合理利用多核微处理器中丰富的资源，在少增加甚至不增加面积、性能、功耗开销的前提下，通过体系结构级设计有效地提高微处理器的可靠性。本课题将探索可重构的三核冗余执行模型来利用冗余的内核资源，探索硬件IO srcub技术来利用空闲的时间资源，探索基于扫描链的复位技术来利用已有的硬件结构，从而实现体系结构级容软错误设计。量化评估是指本课题将研究建立包括面积、性能、功耗维度在内的微处理器可靠性量化评估指标和框架，以便对微处理器容软错误能力进行更加准确的量化，从而有效地指导设计折中与设计选择。

本课题围绕多核微处理器体系结构级容软错误设计与评估展开研究，探索利用多核微处理器自身的冗余特点实现容软错误的可行性。由于微处理器容软错误设计在提高容软错误能力的同时，不可避免的带来面积、性能、功耗的开销，而这些开销反过来又对微处理器的可靠性具有负面的影响，因此任何容软错误设计都需要在容软错误能力、面积、性能、功耗四个维度之间进行有效的设计折中。以此为指导思想，本课题着力解决多核微处理器体系结构级容软错误中如何合理利用和如何量化评估两大关键科学问题。.合理利用是指本课题研究如何合理利用多核微处理器中的硬件资源，在少增加甚至不增加面积、性能、功耗开销的前提下，有效地提高微处理器的可靠性。本课题主要在三个方面展开了探索。（一）在体系结构级，提出了多核容软错误执行模型，以充分利用内核资源，在尽量少的硬件开销下实现多核冗余执行。本课题提出了可重构的三核冗余容软错误执行模型，并在Open Sparc T2体系结构上进行了具体实现。实验表明，该执行模型能够有效检测软错误，在检测到软错误以后，能够动态重构为双核冗余结构继续执行。（二）探索了多核微处理器IO系统的容软错误加固技术。针对现代微处理器IO系统中大量使用的异步FIFO，本课题提出并实现了一维奇偶校验、一维ECC校验、二维奇偶校验等多种加固结构。实验表明，这些加固结构能够在较小的开销下，有效检测并纠正异步FIFO发生的软错误。（三）探索如何合理利用多核微处理器中已有的硬件资源，以进行容软错误设计。现有的多核处理器一般采用同步或异步复位的方法，该方法要求实现一个全局的复位树结构。这种复位树结构占用大量的布局布线资源，并且成为了影响可靠性的关键因素。本课题利用微处理器内部已有的硬件资源，即本用于DFT的扫描链，进行寄存器的复位，从而完全取消了芯片内部的时钟树。本课题提出了两种通过扫描链将寄存器复位为任意值的方法，并申请了专利。.量化评估是指本课题研究如何建立包括面积、性能、功耗维度在内的微处理器可靠性量化评估框架。本课题提出了综合考虑各种维度的量化指标，增强的平均无失效工作量（eMWTF），以解决现有度量标准没有综合考虑各种开销带来的可靠性降低的缺点。本课题还提出了一种评估方法对eMWTF进行定量评估。通过这种评估指标及框架不仅可以对微处理器容软错误能力进行更加准确的量化，还能有有效指导微处理器容软错误设计过程中的设计折中。