纳米集成电路软错误率评估关键技术研究

As manufacturing technology of integrated circuits enters nanoscale, due to the dramatic increase in integration, significant decrease in working voltage, and fast improvement in clock frequency, a circuit becomes dramatically sensitive to particle radiation, noise, crosstalk and electromigration, which results in that, soft error is becoming a dominant issue affecting the reliability of circuits. This project researches on key techniques of soft error rate analysis for nanoscale integrated circuits, and the research contents mainly include: (1) Research on soft error rate analysis techniques for circuits considering pulse overlap and sampling in multi-cycle. The pulse overlap resulting from re-convergence and single event multi-transient will be analyzed in combinational logic circuits. Further, the latching-window masking effect considering pulse-sampling in multi-cycle will be modeled, and finally, soft error rate of circuits will be effectively calculated. (2) Research on soft error rate analysis techniques for circuits considering single event upset and multi-upset. The single event multi-upset sensitive node pairs will be identified in sequential logic circuits, and finally, soft error rate of circuits will be effectively calculated jointly considering single event upset and multi-upset effects. (3) Research on soft error rate analysis techniques for circuits considering process variation and aging. The process variation and aging would be accurately modeled and predicted, and finally, soft error rate of circuits in their whole lifetime will be effectively calculated jointly considering process variation and aging. This project will provide a cost-effective solution on reliability evaluation and fault tolerance design for nanoscale integrated circuits, which has much important research significance and application value.

集成电路的制造工艺进入纳米尺度后，由于集成度急剧提升、工作电压显著下降、时钟频率快速提高，电路对于粒子辐射、信号噪声、互连线串扰、电迁移的敏感性加剧，致使软错误成为影响电路可靠性的主导因素。本课题以纳米集成电路的软错误率评估作为切入点，主要研究内容包括：第一，研究考虑脉冲叠加与多周期采样的电路软错误率评估方法。在组合逻辑中考虑扇出重汇聚与单粒子多瞬态导致的脉冲叠加，结合多周期采样模型计算电路软错误率。第二，研究考虑单粒子单翻转与多翻转的电路软错误率评估方法。在时序逻辑中识别单粒子多翻转故障敏感节点对，协同考虑单粒子单翻转评估电路软错误率。第三，研究兼顾工艺偏差与老化的电路软错误率评估方法。对电路工艺偏差与老化特征进行预测，计算整个生命周期中工艺偏差与老化效应对电路软错误率评估结果的影响。本研究将为纳米集成电路的可靠性评估与容错设计提供高性价比的解决方案，具有重要的研究意义和应用价值。

随着集成电路制造工艺水平的不断提高，CMOS工艺尺寸逐渐降低，使得集成电路的性能得到了很大提升。与此同时，受太空中和封装材料中的辐射粒子影响，尤其在众多高科技领域中，软错误成为了纳米集成电路可靠性的新挑战。本课题是以纳米集成电路的软错误率评估作为切入点，主要研究内容包括：第一，研究考虑脉冲叠加与多周期采样的电路软错误率评估方法。在组合逻辑中考虑扇出重汇聚与单粒子多瞬态导致的脉冲叠加，结合多周期采样模型计算电路软错误率。第二，研究考虑单粒子单翻转与多翻转的电路软错误率评估方法。在时序逻辑中识别单粒子多翻转故障敏感节点对，协同考虑单粒子单翻转评估电路软错误率。第三，研究兼顾工艺偏差与老化的电路软错误率评估方法。对电路工艺偏差与老化特征进行预测，计算整个生命周期中工艺偏差与老化效应对电路软错误率评估结果的影响。针对第一项研究内容，研究成果发表在国内顶级期刊《电子学报》上，研究结果表明，与不考虑多时钟周期瞬态脉冲叠加的方法相比，提出的方法使用不到2倍的时间开销，平均提高7.5%的软错误率评估准确度；针对第二项研究内容，研究成果发表在国际顶级期刊IEEE TC、IEEE TCASI、IEEE TAES、国际著名期刊IEEE TVLSI、IEEE TETC、IEEE TR、IEEE TCASII、IEEE Access以及其他国际SCI期刊如Microelectronics Journal、IEICE Electronics Express上；部分研究成果发表在DATE2019、ISCAS2018、ISCAS2020、VTS2017、ATS2017、ATS2019、ITC-Asia2018、ITC-Asia2019等国际知名学术会议论文集上；部分研究成果申请了国家发明专利（申请号：201611217325.0、201711267453.0、201710022408.2、201810015566.X、201811556555.9、2019108097440、201910702101.6、201910218107.6）；针对第三项研究内容，研究成果发表在国际知名学术会议ATS2018上，研究结果表明，当温度和老化时间从0℃-0年到120℃-10年时，平均软错误率增加了137.8%。本课题的研究为纳米集成电路的可靠性评估与容错设计提供高性价比的解决方案，具有重要的研究意义和应用价值。