多通道时间交织模数转换器的自适应数字后台校正方法研究与实现

随着4G等通信技术的发展，模数转换器(ADC)的性能要求不断提高。在单一结构ADC逼近性能极限的情况下，采用多通道子ADC时间交织的结构，可以成倍提高ADC的采样速率。由于各通道子ADC间的失调、增益和带宽失配，以及采样时刻的误差，实际的多通道时间交织ADC存在不可预测的杂散失真，限制了采样精度（在未校正的情况下一般不超过10位）。已有的时间交织ADC校正方法对输入信号有很大限制，且难以应用于超过2通道的情况。本课题提出了一种基于LMS自适应算法以及内插滤波的多通道ADC时间交织的数字后台校正方法，可以应用于各种输入信号情况下，并可扩展到任意的多通道数，克服了已有时间交织ADC校正方法的缺陷。基于上述方法，本课题计划采用100MSPS、14位流水线结构的通道子ADC，通过系统及芯片集成，对校正方法加以验证，并开发出2-4通道、200-400MSPS、14位的高性能时间交织ADC。

针对高速高精度时间交织模数转换器中的多通道失配误差校正技术的研究，提出了两种时钟交织ADC校正方法。一种是基于LMS-FIR及内插滤波器的数字后台校正方法，对其完成了电路与版图设计。另一种是基于相关性统计及压控采样开关的数模混合后台校正方法，利用Matlab、VerlogA对校正系统建模，在FPGA上测试并验证了算法的校正性能。采用0.18微米CMOS集成电路工艺，实现了一款2通道200MS/s、14位的时钟交织ADC电路原型芯片，并完成性能测试。. 项目共计发表研究论文8篇，其中国外SCI期刊1篇，EI期刊2篇，国内外会议5篇。