高分辨率逐次逼近型模数转换器的误差提取和校正方法研究

基本信息
批准号:61774047
项目类别:面上项目
资助金额:63.00
负责人:叶凡
学科分类:
依托单位:复旦大学
批准年份:2017
结题年份:2021
起止时间:2018-01-01 - 2021-12-31
项目状态: 已结题
项目参与者:倪哲侃,胡航,谈佳瑛,戴致远,曹伏飙,黄耀
关键词:
最小均方算法失配模数转换器逐次逼近型数字校正
结项摘要

Benefited from the progress of nano-scaled CMOS technology, the conversion rate of SAR ADC improves, the power dissipation decreases and the core area shrinkes, which makes it more attractive. However, the resolution of most SAR ADCs is less than 12 bits. A bridge capacitor structure SAR ADC with over 14-bit resolution will meet the problem of C-DAC settlement, error of reference voltage, mismatch among capacitors, as well as the uncertainty of bridge capacitor and parasitic capacitor. This research focuses on the digital calibration of such errors. Combining with a redundant weight capacitor array, an LMS-based error extraction method is adopted. And a C-DAC reused pseudo-DEM architecture and an LSB grouped scheme is proposed. Simulation results with calibration, the INL is improved from ±40LSB to ±2LSB, and SNDR from 50dB to 75dB. Based on the proposed “C-DAC reused LMS + Pseudo-DEM capacitor reconfigure + LSB part extraction” error extraction and calibration scheme for bridge SAR ADC, The research plans to implement a 14-bit SAR ADC with conversion rate of 200MS/s in 28nm CMOS technology, achieving an ENOB over 11bit, and FOM below 10fJ/conv-step, which will be a state-of-the-art result among high-resolution low-FOM ADC.

随着纳米级CMOS工艺的发展,SAR ADC的转换速率不断提高,功耗和面积也不断降低。然而,SAR ADC的分辨率难以超过12bit。采用桥接结构的14-bit SAR ADC性能受到C-DAC建立、参考电压误差、电容失配、桥接电容与寄生电容的不确定性等各方面的制约。本研究对此开展数字校正方法研究,基于冗余权重电容阵列和LMS算法,首次提出了C-DAC复用的pseudo-DEM结构,以及LSB整体校正方法,整体性地对各类误差因素加以解决。通过对该方法已经进行的完整分析与仿真表明,通过校正,可以将SAR ADC的INL性能从±40LSB提高到±2LSB以内,SNDR从50dB提高到75dB以上。研究计划采用28nm CMOS工艺,实现14-bit, 200-MS/s SAR ADC,其ENOB超过11bit,FOM值低于10fJ/conv-step,填补高分辨率低FOM值ADC的研究空白。

项目摘要

随着纳米级CMOS工艺的发展,ADC的转换速率不断提高,功耗和面积也不断降低。然而,逐次逼近型等结构的ADC的性能受到电容阵列建立、参考电压误差、电容失配、寄生电容的不确定性等各方面的制约。本研究对此开展数字校正方法研究,提出了基于Pseudo-DEM准随机电容阵列、子电容阵列随机注入等技术的逐次逼近型ADC非理想性校正方法,基于“单个粗量化+分裂细量化”的流水线逐次逼近型ADC架构及针对该架构的注入随机噪声的非理想性校正方法,并针对先进工艺下ADC更恶劣的非理想性,提出了基于神经网络的ADC校正算法,基于其强大的深度学习与函数拟合能力,可以在无需任何内部先验知识的“黑盒”模型下,取得超出已有算法的校正效果。本项目实现了多款中高分辨率SAR及PPL-SAR ADC,采样率最高达到200MS/s,分辨率最高达到14bit,SFDR性能经校正最高达到93.7dB,FOM值最低达到3.3fJ/step。

项目成果
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数据更新时间:2023-05-31

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