提高测试码生成效率的新方法

该项目在可测试性设计方面完成了一系列富有成效的工作。我们采用了一种全局测试点选择算法实现了组合电路的测试点定位。通过采用智能回溯等策略实现了基于测试段划分的测试调度。采用电路状态信息有效地评价了同步时序电路的可测试性。基于该测试度的扫描触发器选择可有效地降低测试生成过程的回溯及提高故障覆盖率。通过采用HITRC时序电路测试生成器及89ISCAS标准的实验结果表明，该方法优于以往的扫描设计方法。我们还采用同步时序电路状态划分及马尔柯夫随机模型得到了可达性分析的一系列结果。