非易失性CMOS忆阻器及其构成的计算存储融合可重构交叉阵列架构

In the classic von neumann computer, the arithmetic unit is separated from the memory, and there is the von neumann bottleneck of the "memory wall".Memristor is a new device with memory characteristics. The hardware circuit of the cross-array computing architecture composed of memristor has brain-inspired computing characteristics of computational storage fusion, which can break through the "von neumann bottleneck" problem. However, on the one hand, nanomaterial memristors are difficult and costly to manufacture and have not been commercialized yet. However, CMOS circuit is low cost and easily integrated, so it is of great significance to study CMOS integrated memristor circuit. However, the reported memristor emulator has a short memory time and is not non-volatile, which makes it unable to be a real memristor. On the other hand, the array of cross-bar array computing architecture is not reconfigurable. In order to solve these problems, this project researches :(1) the VDCCTA(voltage differential current conveyor transconductance amplifier) circuit, in which the internal resistance at Z end tends to be infinite when there is no signal input;(2) non-volatile memristor circuit based on CMOS VDCCT.(3) a reconfigurable cross-array architecture composed of a non-volatile CMOS memristor.

经典的冯•诺依曼计算机的运算器与存储器是分离的，存在“存储墙”的“冯•诺依曼瓶颈”问题。忆阻器是一种新的器件，具有记忆特性，由忆阻器构成的交叉阵列计算架构的硬件电路具有计算存储融合的脑启发计算特性，可突破经“冯•诺依曼瓶颈”问题。但是，一方面，纳米材料忆阻器制造难度大、成本高，目前还没有商业化。而CMOS电路成本低，易量产，所以研究CMOS集成忆阻器电路具有重要意义。但是目前所报道的忆阻模拟器的记忆时间很短，不具有非易失性，使其不能成为真正的忆阻器。另一方面，所报道的交叉杆阵列计算架构的阵列不具备可重构特性。为了解决这些问题，本项目研究:（1）Z端内部电阻在无信号输入时趋于无穷大的VDCCTA(电压差分电流传输跨导放大器)电路；（2）基于CMOS VDCCT非易失性忆阻器电路。（3）由非易失性CMOS忆阻器构成的可重构交叉阵列架构。

忆阻器是一种具有非易失性和阻值可变性的新型电子元件。基于忆阻器阵列的存储计算融合架构有望在后摩尔时代中突破“冯•诺依曼瓶颈”。但是，基于不同纳米材料的忆阻器存在着诸如制造难度大、成本高、成品一致性差等缺点。这些缺点极大程度上限制了忆阻器的应用研究与应用推广。基于CMOS工艺的集成电路制造具有成本低、易量产、成品一致性强等优点，非常适合于忆阻器模拟电路的研究。然而，国内外报道的忆阻器模拟电路不具备非易失性，这一问题成为了限制基于忆阻器模拟电路应用研究的重要瓶颈。为解决这一问题本项目设计出了Z端内部电阻在无信号输入时趋于无穷大的CMOS VDCCTA(电压差分电流传输跨导放大器)电路，并基于该VDCCTA电路设计出了在无信号输入时存储在Z端电容上的电荷不被迅速泄露的非易失性忆阻器。针对目前所报道的忆阻器阵列结构中存在的结构固定不具备灵活性的缺点，完成了基于非易失性忆阻器的可重构阵列架构设计。基于SMIC 0.18um标准CMOS工艺制造了含有4096个忆阻器的可重构忆阻器阵列芯片，并基于可重构阵列设计了神经网络用于时间序列预测问题。仿真和实验结果验证了所设计芯片电路的正确性。本项目提出的基于非易失性忆阻器的可重构阵列有望在现场可编程逻辑单元，可编程模拟电路等领域得到广泛应用。