在高维参数空间中集成电路性能分布分析方法研究

For process variations, the parameters on chips deviate from their nominal values greatly. Therefore, only to consider circuit performances on the nominal value is not enough. Designers want and need to know the circuit performance degradation regarding the parametric variations, and the yield distribution, and even the whole image of performance distribution in the parametric space. The analysis of circuit performance distributions becomes a key problem for improving the yield. This project is to develop a novel approach to analyze the performance distribution of analogy circuits and failure distribution of SRAM cells. The existing robust stability theorems in the control theory are not suitable to the analysis in the parametric space. The Monte Carlo method faces the famous "dimension curse", thus it is hardly applied for high dimensional problems. The symbolic simulation and sensitivity analysis method cannot be applied for stability analysis of high order circuits. Therefore, we propose the new approach to develop the interval based solver for constraint satisfied problem (CSP) and the efficient subsection method for high dimensional space in this project, for analyzing the performance distributions of stability, stability margin and gain/phase margin of analogy circuits. To overcome the difficulties of analyzing the failure distribution of SRAM cells, we propose an adaptive multi-level sliding-window method for quickly searching the failure boundary and then computing the failure probability. This project will give a new idea and method for circuit performance distribution analysis.

工艺偏差导致流片后的实际电路参数偏离设计值，因此仅考虑设计值这一点的性能已不能满足设计者的需求，他们更关心电路参数扰动时电路性能如何褪化、成品率如何分布、以及参数空间中性能指标完整的分布图像。研究电路性能分布，已成为提升成品率的关键问题。本项目以模拟电路鲁棒稳定性和数字电路中SRAM存储器单元失效问题作为切入点，分析高维参数空间中电路性能分布。现有控制论的鲁棒稳定理论无法直接使用，指数爆炸的蒙特卡罗法难以应用于高维，符号仿真法难以应用于高阶电路稳定性分析。本项目提出利用区间计算的约束满足问题求解方法和高效空间切分技术，以参数空间中的"超立方体"切分代替蒙特卡罗法中的"点"采样，分析模拟电路的稳定性、稳定裕度、增益/相位裕度等性能分布；针对存储器单元失效分布分析的特殊困难，提出利用自适应多层次滑动窗口方法快速寻找失效边界并统计失效概率。本项目将为电路性能分布分析提供新思路和方法。

在20纳米以下工艺节点，工艺扰动对集成电路性能影响巨大，导致芯片成品率大幅降低。考虑工艺偏差下超大规模集成电路性能分布分析是提升芯片成品率的关键问题。本项目从高维工艺扰动下电路成品率分析；芯片成品率提升技术、化学机械抛光工艺建模与寄生参数提取技术；纳米工艺下光刻工艺版图划分技术等三个方面展开研究工作，取得了一系列具有国际前沿水平的创新性研究成果。1）在成品率分析中，针对SRAM成品率分析的特殊困难，提出了自适应网格划分和滑动窗口技术，可获得参数空间所有失效边界，为电路优化提供依据；提出多起始点重要性采样技术，可分析高达384维空间的失效率，采样效率与维度呈线性关系。2）在成品率提升技术中，采用序列二次规划方法求解哑元金属填充问题，获得更高填充质量以提升芯片成品率；提出采用光滑化粒子流体动力学方法对化学机械抛光工艺建模，首次数值计算定量验证材料移除速率与研磨粒浓度关系；提出BIE-WOS算法求解互连线寄生电容提取问题，能在约5120个CPU核上保持近线性加速比。3）纳米工艺下光刻工艺版图划分技术中，提出了多重曝光光刻工艺、电子束光刻与多重图案混合曝光工艺的高效版图分解方法、带投影电子束光刻字符盘优化设计方法等。这些方法显著提升20/14/7纳米工艺下集成电路的可制造性和成品率。.本项目共发表论文10篇，其中SCI收录6篇、EI收录4篇。EDA 领域最具影响力期刊IEEE Trans. on CAD论文1篇；IEEE Trans. on VLSI论文1篇；SIAM Journal on Scientific Computing (SCI一区)论文1篇；Communications In Computational Physics论文1篇；Journal ACM Trans. on DAES (TODAES) 论文1篇， Integration, the VLSI journal论文1篇。EDA 领域最具影响力的国际会议ICCAD论文2篇、ASP-DAC 论文2篇。ICCAD’2013论文获IEEE/ACM William J. McCalla最佳论文提名。申请国家发明专利9项。哑元金属填充算法已集成到国内最大的EDA公司华大九天软件有限公司的软件系统中。