高速并行交替采样系统的全频带失配误差实时修正方法研究

In scientific research and other domains, high-speed high-resolution Analog-to-Digital Conversion is required under certain extreme conditions. The digitization speed can be greatly increased by employing the Time-Interleaved Analog-to-Digital Conversion (TIADC) technique, well beyond the speed limitation of Analog-to-Digital Converter (ADC) chips. Therefore, efforts have been devoted to this research domain both in China and abroad, with good progress achieved. However, the mismatch errors among different ADC channels in TIADC system severely deteriorate the system performance, but the current main-stream correction algorithms focus only on the situation with input signals with narrow bandwidth in baseband sampling, and it is very difficult to achieve real-time correction with hardware implementation. To address the above issues, the applicant plan to obtain the correction filter coefficients based on numerical calculation method to achieve mismatch correction over full frequency bandwidth, and meanwhile implement real-time correction algorithms within FPGA devices based on parallel structure design. Besides, the correction method in under-sampling mode will also be systematically studied. Based on the above research, an 8～16 Gsps, 10 ～12 bit high-speed, high-resolution TIADC system will be designed to evaluate the correction algorithm performance. If supported by the NSFC, the key techniques from the research will promote the development of TIADC research, which are expected to be applied in scientific research and other important domains.

在科学研究和国防建设等领域中，一些极端条件下的数据采集需要高速高精度的模拟-数字变换。基于并行交替采样技术（TIADC）可以突破模拟-数字变换器（ADC）芯片本身速度的限制，成倍提升系统采样速度。国内外都在此领域积极展开研究，取得了很好的进展。TIADC通道间的失配误差是制约系统性能提升的瓶颈，而目前主流的数字化修正方法一般只适用于基带采样中的窄带输入信号情况，且在超高速采样率情况下难以实现实时的硬件修正。针对上述问题，本项目提出基于数值计算滤波器系数来实现全频带范围内的失配误差修正，并结合并行化技术基于FPGA硬件实现实时修正，同时将系统地研究欠采样情况下修正方法。在方法研究基础上，还将完成8～16 Gsps、10～12位的高速、高精度TIADC原理验证系统，评估修正方法的性能。本项目研究总结出的技术将推动TIADC研究，可望推广应用于基础科学研究和国防建设等领域中。

基于并行交替采样技术（TIADC）可以突破模拟-数字变换器（ADC）芯片本身速度的限制，成倍提升系统采样速度。TIADC通道间的失配误差是制约系统性能提升的瓶颈，而目前主流的数字化修正方法一般只适用于基带采样中的窄带输入信号情况，且在超高采样率情况下难以实现实时的硬件修正。针对上述问题，本项目中基于数值计算滤波器系数的方法进行了全频带范围内的失配误差修正算法研究，系统分析和推导了此修正算法的原理，明确了算法的关键设计技术和参数，另外为使其适用于基于FPGA硬件实时实现，还进一步系统研究了并行化的算法实现构架，并通过仿真评估了修正算法的效果。在算法研究的基础上，实际进行了高速、高精度TIADC验证电子学的设计与测试，成功实现8 Gsps 12位的TIADC系统，并将修正算法基于其中的FPGA进行了硬件实现，测试表明，研究中提出的修正方法可以有效消除失配误差的影响，取得了很好的效果，成功达到研究目标。此外，后续还进行了20 Gsps 12位TIADC系统的设计与测试，进一步提升了硬件的采样率指标。. 目前已在本领域高水平国际期刊IEEE Transactions on Nuclear Science和Review of Scientific Instruments发表论文各1篇，另有一篇学术会议论文和一个会议报告，并有一项国家发明专利已授权，此外还有一篇论文已被录用。基于本项目已培养博士毕业生1名，另有一名博士生即将于2021年毕业。