考虑测试成本和版图成本的低功耗BIST的研究

不断增加的测试成本（测试时间和测试数据）和测试功耗给芯片的测试问题带来了巨大挑战。本项目提出一种新颖的2-bit TRC向量产生器结构，并在考虑测试成本和版图成本的条件下，对基于2-bit TRC BIST的功耗进行优化研究。具体包括：通过分析传统TRC序列的特性，对由多个2-bit TRC构成的向量产生器所产生序列的特性进行研究，以便为硬件和软件设计奠定基础；采用数据抽象的方法对芯片版图信息进行提取，研究在高层次建立计算版图成本的方法，并在版图成本限制的条件下对输入单元排序分段算法研究；从分析测试集的相容特性入手，对基于2-bit TRC的测试数据压缩算法进行研究；采用序列分段思想，对基于2-bit TRC的低功耗BIST的冗余向量删除方案进行研究。通过本项目的研究，拟将得到在测试成本、测试功耗以及版图成本方面具有较大优势的BIST方案，对推动BIST实用化具有较好的实际意义。

随着集成电路制造工艺的发展和电路规模的扩大，芯片进入片上系统（System on a Chip，SoC）时代。由于片上系统嵌入了各种各样的芯核（Intellectual Properties，IPs），出现了测试数据上升、测试芯核难以控制等问题。内建自测试（Built-in Self-Test，BIST）方法通过在芯片内部集成少量的逻辑电路实现对电路的测试，被认为是解决SoC测试问题的一种有效的可测试性设计方法，已经成为电路测试技术领域新的研究热点。BIST设计目标是采用少量的硬件开销，在较短的时间内完成故障覆盖率较高的测试，即BIST硬件开销要小，测试时间要短，故障覆盖率要高。另外，由于测试模式下的输入序列之间缺乏相关性，因此测试模式下的功耗比功能模式下的功耗要高，这将使测试功耗很容易超标，导致芯片损坏，因此降低测试功耗也是BIST的又一个设计目标。本项目提出了一种新颖的2-bit TRC向量产生器结构，并在考虑测试成本和版图成本的条件下，对基于2-bit TRC BIST的功耗进行优化研究。具体包括：通过分析TRC序列的特性，对由多个2-bit TRC构成的向量产生器所产生序列的特性进行研究，获得了TRC向量产生器的功耗特性以及冗余特性，为设计TRC测试结构以及TRC种子选择算法奠定基础；采用数据抽象的方法对芯片版图信息进行提取，研究在高层次建立计算版图成本的方法，并在版图成本限制的条件下对输入单元排序分段算法研究；采用分段使能和凝固技术，提出了两种基于TRC的低测试成本的BIST方案；通过本项目的研究，得到了在测试成本、测试功耗以及版图成本方面具有较大优势的BIST方案，对推动BIST实用化具有较好的实际意义。