面向部件级、芯片级集成电路软错误率评估模型及评估方法研究

With the continuous growth of the aerospace industry in our country, radiation hardened integrated circuits (ICs) research develops gradually. The soft error rate (SER) evaluation has become an important way to improve the hardened of ICs in the design stage. With the technology scaling, the conventional SER evaluation approaches are more difficult to obtain an accuracy simulation results due to the complexity of the circuit-level SEE response. Therefore, it is vital to develop new models or methods to improve the evaluation results. This project is based on Multi-scaled Monte Carlo simulation approach in commercial 40 nm CMOS technology. We will propose some novel circuit-level soft error models to improve the capability of the conventional SER evaluations. This project will provide theory guidance to develop SER evaluation in large scaled integrated circuits. It also can be applied for the hardened of ICs in the design stage.

随着航天技术的飞速发展，空间应用抗辐射集成电路的研究受到学术界的重点关注。面向部件级、芯片级集成电路软错误率评估作为衡量集成电路抗辐射性能的重要手段，已成为抗辐射集成电路设计过程中的必要环节。随着工艺尺寸的缩减，集成电路软错误率评估面临一系列新的科学问题，迫切需要提出新的评估模型及评估方法。本课题依托商用40纳米以下工艺，深入研究纳米集成电路软错误率评估中所面临的“多粒子、多瞬态、多效应、大规模”问题。构建考虑多种粒子类型、考虑多瞬态脉冲传播/汇聚、考虑复合效应等问题的软错误率评估模型或评估方法，从而有效提高现有软错误率评估方法的评估能力，满足纳米集成电路软错误率的评估需求。通过本课题的实施，有望在软错误率评估模型及评估方法上提出若干原创性研究成果。研究成果还将服务于实际工程项目，支撑高性能抗辐射集成电路的自主研制，研究成果将具有重要的理论和实践价值。

本项目围绕商用40纳米以下工艺，以机理分析、建模评估、抗辐射加固相结合的方式，着重突破纳米集成电路软错误率评估中所面临的“多粒子、多瞬态、多效应、大规模”的评估问题，高性能抗辐射集成电路加固问题。构建考虑上述问题的软错误评估模型及加固方法，满足部件级、芯片级等高性能集成电路软错误率评估及加固需求。.在集成电路单粒子效应机理方面，本项目分别研究了低能质子、重离子微束对体硅器件单粒子效应的影响及主要机理，温度电压对FDSOI器件单粒子效应的影响及主要机理。揭示了金属互联层、电路摆放等因素对体硅器件瞬态脉冲的影响，揭示了反温度效应对FDSOI器件的影响。.在集成电路软错误率评估方面，本项目提出了考虑单粒子对瞬态效应的软错误率评估方法，首次在集成电路软错误率评估中考虑了单粒子多瞬态效应，解决了集成电路软错误率评估中所面临的“多瞬态”问题；本项目提出了一种考虑单粒子翻转效应的集成电路软错误率评估方法。基于TAISAM首次测量了高能粒子引起的敏感面积大小，依靠测量结果大幅简化了粒子输运以及电荷收集的计算过程，使评估工具在保持相同评估精度的同时大幅降低了模拟时间，为大规模集成电路评估精度与评估速度的矛盾提供了一种解决方案。.在集成电路软错误率加固方面，本项目着眼于高性能抗辐射集成电路的研制，探索在保证电路性能的前提下提高集成电路抗辐射能力的加固措施。本项目所提出的MSIFF触发器充分利用了已有的功能电路版图结构，能够在面积、性能、功耗保持不变的情况下，降低错误率指标达2个数量级以上；本项目所提出的无频率损耗的集成电路抗单粒子瞬态、抗单粒子翻转加固方法在满足集成电路时序要求的前提下，充分利用非关键路径的时序slack余量进行加固，解决了大规模组合逻辑电路，部分路径时序逻辑电路的加固需求，为高性能抗辐射集成电路的研制提供了支撑。