集成在处理器中的计算型可重构逻辑体系结构探索研究

将可重构逻辑集成到处理器中组成Core-RL系统，既可以提高系统整体性能/功耗指标，又可以对创新应用提供更好的特性/市场响应时间，处于当前的研究前沿。然而现有Core-RL系统中的可重构逻辑体系结构（包括FPGA）还存在各种不足。本项目将针对集成在处理器中的计算型可重构逻辑体系结构进行探索研究，充分考虑其应用领域及特有性质，全面考察设计参数，得到优化的体系结构设计空间，能够：1）使性能/功耗指标达到或超过传统FPGA系统的3倍；2）使Core-RL系统中的可重构逻辑可以与处理器高效通信、有效访问数据，并易于被使用；3）提供快速的重构功能及高效的部分/动态可重构和虚拟化特性，以支持大型计算；4）支持从通用算法设计语言（C语言）程序生成到可重构逻辑配置信息的整个工具链，使人们易于在可重构逻辑上进行设计。本研究将对设计高效的、易于使用的Core-RL系统提供依据，推动计算系统整体能力的进一步发展

项目开始时，我们提出了带有顺序可编程功能单元的新型可重构逻辑体系结构，还基于传统的MIPS处理器，在其中嵌入我们提出的新型可重构系统单元。我们撰写了论文投稿到了可重构逻辑研究方面的顶级会议FCCM，但会议并没有接收我们的投稿作为长文，根据返回的主要审稿意见，我们对项目做了必要调整，采用学术界和工业界已有流行的可重构逻辑结构（FPGA），针对数据通路中存储模块结构和使用方法进行优化，着力进行了处理器与可重构逻辑接口方面的研究内容，加强工具链可编程性的支持，并丰富了目标应用。在针对数据通路中存储模块的结构方面，我们的论文发表在ISCAS 2013、ISCA 2014、ISLPED 2014中。在针对数据通路中存储模块的使用优化方面，我们的论文发表在ICCAD 2012、DAC 2013、FPGA 2014中。在处理器接口方面，我们提出并开发了针对处理器-FPGA的PCIe软硬件通信库EPEE，发表在了FPL 2014中，并对EPEE软硬件通信库进行开源。在目标应用和工具链方面，我们的工作体现在了ACM SIGARCH Computer Architecture News、ICFPT 2014的论文中。在本项目的支持下，我们共发表了9篇学术论文、申请了一项专利，还开源了一套处理器-FPGA软硬件通信库。