深亚微米工艺下SOC中射频IP模块实现的基础问题研究

SOC中射频IP模块在深亚微米（特别是线宽小于130nm）工艺下遇到了衬底耦合和低电源电压的挑战。本项目通过对衬底耦合给射频IP模块造成的干扰的物理机理的研究，从改进电路结构方面入手探讨减小SOC中数字电路的开关噪声和大功率模块（如功率放大器、振荡器等）对射频IP模块干扰的原理和方法，研究强抗干扰射频电路结构；通过对晶体管耐压能力物理机理和射频功率放大器设计理论的研究，探讨低压下提高射频功率放大器的输出功率和效率的原理，研究低压大输出功率高效率射频功率放大器的集成CMOS实现问题；通过对晶体管噪声机理和低压电路结构的研究，探讨低压低噪声低功耗强抗干扰射频电路设计方法；研制出采用深亚微米工艺实现的、能与SOC中其它IP模块集成并具有良好性能的射频IP模块。该项成果解决深亚微米工艺下SOC中射频IP模块实现的基础问题，可以为实现深亚微米工艺下的单芯片无线收发机和SOC集成打下良好基础。