面向深亚微米工艺的性能约束多级逻辑综合研究

研究面向深亚微米集成电路工艺的性能约束的逻辑电路综合优化算法。针对布图特点和要求建立统一的包括互连线的时延模型和表示逻辑功能的模型，并提出基于该模型的时延计算方法和以时延性能和面积作为约束目标的逻辑综合优化方法。该研究对于我国的深亚微米集成电路自动设计技术、提高自顶向下的设计水平和改善设计系统性能将有积极作用。