结合余数系统和代数整数表示的直接数字频率合成方法研究

Direct Digital Synthesizer (DDS) plays a important role in modern communication and signal processing systems. However, traditional design method needs large hardware area consumption when DDS is used in the application with high performance waveform output and high reliability requirement. In this project, we will start from the study of low complexity and high reliability design method for DDS. And focus on the following research contents: the design method of DDS based on two-dimensional Residue Number System (RNS) representation; RNS backward conversion method using digital and analog processing; Digital Signal Processing (DSP) method and high performance DDS architecture based on RNS and Algebraic Integer (AI) representation. In this project, two research routes (or theories), RNS and AI representations, are integrated organically and used to achieve the research target which will present high reliability and low complexity DDS. Through the study of this project, we will get two main outputs. The first one is the design method for high reliability and low complexity DDS, the second one is DSP oriented key techniques and solutions for common problems of RNS and AI representations. The research of this project can provide new design methods and solutions for modern DSP systems with high speed and low power consumption requirements.

直接数字频率合成器是现代通信及信号处理系统中数字化处理的关键模块，在实现高可靠性及高性能波形输出情况下传统的方法需要大规模硬件消耗。本课题以低复杂度、高可靠性数字频率合成方法为研究切入点，研究基于余数系统和代数整数表示的数字信号处理基本理论和关键技术。着重研究以下内容：基于二维余数化结构的数字频率合成方法；结合数字与模拟域处理的余数系统后向转换方法；结合余数系统与代数整数表示的数字信号处理方法及直接数字频率合成器结构。课题拟采用余数系统和代数整数这两条研究主线，围绕高可靠、低复杂度数字频率合成方法为研究目标展开，同时两种方法可以进行有机地结合以降低实现复杂度。课题包括两个最终输出成果，其一是高可靠性低复杂度数字频率合成器设计方法，其二是结合余数系统和代数整数表示的数字信号处理关键技术及共性问题解决方法。课题最终可为现代高速、低功耗数字信号处理系统提供新方法及解决方案。

直接数字频率合成器是现代通信及信号处理系统中数字化处理的关键模块。本项目以高效直接数字频率合成方法为研究切入点，研究其中涉及到的一系列关键技术和基本问题，特别是面向数字信号处理的非传统数值表征方法基本问题和应用关键问题。包括：基于代数整数表示的数字信号处理方法，基于余数系统和代数整数量化的DDS结构，低迟滞数字信号处理单元设计方法，以及基于RNS的数字随机序列及应用等一系列基本问题。此外，我们针对高效DDS结构还深入研究并优化了面向ASIC实现的余四CORDIC算法，利用余4算法的结构和余数系统与代数整数量化的基本运算单元来简化设计。本项目的研究成果部分已经用于相关设计中，例如低迟滞的信号处理单元在电子侦查和对抗设备中得到了应用，基于余数系统的随机序列发生器在抗截获通信系统和图像加密系统中得到了应用，优化的余四CORDIC结构在“十三五”预研项目中得到了应用，该项目设计目标为6Gsps高速多通道DDS。项目实施以来取得了一定的研究成果。共发表论文18篇，其中期刊论文13篇，会议论文5篇，除1篇论文为本项目的第二标注外，其他均为第一标注。在这些论文中，SCI检索5篇，EI检索12篇。论文发表的期刊包括IEEE Transaction on signal processing、 IEEE ACCESS、IEEE Transactions on Circuits and Systems II: Express Briefs、Science China Information Sciences、Integration The VLSI、电子信息学报、中国科学信息科学、电子科技大学学报等。期间共8人次参加了国际学术会议，分别为ASICON2019、ICCC2016、DSP2018、SiPS2019。申请国家发明专利授权8项，其中6项授权。培养硕士研究生8名，博士生1名，均已毕业。