逻辑电路的可靠性估算方法和容错结构研究

Modeling and assessment of reliability and techniques of fault-tolerance are hot topics in the field of integrated circuits. In this project, we aim to study in three aspects based on our former research. Firstly, to achieve more accurate modeling of reliability, we will establish the failure modeling of elementary gates under multiple concurrent faults by taking into account input combinations. Based on that, we will further improve the accuracy of reliability assessment for both combinational and sequential logic circuits by considering probability and reliability of input combinations at gate level. Secondly, by analyzing positive and negative the impacts of number and positions of fan-outs on accuracy of reliability assessment, we aim to find good trade-offs between time consumption and accuracy of reliability assessment, consequently to solve the problem of time consumption caused by fan-outs re-convergent. Thirdly, we aim to propose a fault-tolerant LUT structure for SRAM-based FPGA and to evaluate its performance of fault-tolerance. To this end, we will propose redundant LUT structures and their corresponding voting algorithms and structures. And then we will obtain the fault-tolerance performance of candidate architectures by fault injection and reliability analysis. Finally, we try to find an optimum fault-tolerant LUT structure by comparing their performances on reliability, area, power and speed with proposed mathematical methods. The success of this project will be of paramount importance in the domain of reliability assessment CAD tools and fault-tolerant techniques in SRAM-based FPGAs.

可靠性的建模、估算和容错技术研究是集成电路中研究的热点问题。在申请人前期的研究基础上，本项目主要研究三方面内容。一是为了实现更精确的可靠性建模，在多错误并发的条件下，结合输入组合建立初级门失效模型；并在门级结合输入组合的概率和可靠性，改进组合和时序电路可靠性估算的准确性。二是通过研究扇出点的个数和位置对可靠性估算精确性的正面和负面影响，在估算的耗时和精确性上找到最佳平衡，解决扇出点导致的估算耗时问题。第三是针对基于SRAM的FPGA，提出LUT的容错结构并评估其容错性能。对LUT的实现结构进行功能等效建模后，提出冗余的LUT结构并研究与其匹配的不同判决算法和结构。通过故障注入和可靠性分析得到容错性能后，再用提出的数学方法比较不同结构在可靠性、面积、功耗和速度方面的性能从而找到性能最佳的容错LUT结构。该项目的成功实施，对逻辑电路的可靠性分析CAD工具和FPGA容错技术研究具有重要的意义。

随着晶体管对摩尔定律的遵守大大减小，可靠性问题在半导体器件的研究领域受到了广泛关注。除了面积、功耗与延时之外，设计者将可靠性认定为电子设计自动化工具的第四大优化核心。将冗余用于保护电路中部分重要的模块是一种常见的方法。在门级设计层，可以采用逐次进行可靠性计算的方法可得到每个逻辑门对于电路可靠性的重要程度。但可靠性分析将耗费更多运算时间与存储空间。课题采用基于输入组合的故障注入平台，这种基于仿真的方法可以简单快捷选择获取逻辑门的重要性信息；同时，可以对电路中不重要的模块或逻辑门进行近似化处理，或者利用近似结构替换原来的精确运算电路，故意牺牲适当精度从而换取电路性能的显著提升。课题设计一种混合结构的新型近似加法器并在DCT/IDCT过程中进行了验证，综合结果表明该近似加法器相对于文献中提出的近似加法器有显著的性能优势。对于FPGA的容错设计，一方面，课题利用FPGA动态可重构的新特性，根据瞬态错误概率的高低来动态控制系统的冗余程度来降低开销。在错误率低的时候，系统采用双备份比较；在错误率高的时候，系统切换到三模冗余排除单个错误的影响。以一个实际通信系统为验证模块，采用基于Proxy Logic和EAPR的设计方法，验证了这种动态的容错设计方法和其它静态容错方法相比，在面积和功耗上的优势。另一方面，由于信息冗余的方法在高层FPGA容错设计中的优势，课题研究了一种基于最小和的LDPC码的译码算法，该方法可以用于纳米级制程FPGA的容错设计。