高层次大规模时序逻辑电路可靠性评估方法研究

The reliability of Very Large Scale Integrated Circuit(VLSI) is closely related to the safety of people's lives, lifes and properties. In practice,sequential circuits are studied and applied frequently, therefore, The techniques of how to estimate the reliability of VLSI are paid great attention in the research. The research in the literatures doses not take the flip-flop circuit’s reliability problems into account, which led to low accuracy of the reliability estimation results. In our previous research, the reliability of flip-flop has been analyzed, and the reliability estimation of flip-flops based on probabilistic transfer matrix method(F-PTM) has been proposed. based on the F-PTM method, the reliability estimation of sequential circuits based on probabilistic transfer matrix(S-PTM) has been proposed, However these approaches are limited to the evaluation for small or medium scale sequential circuits. Thus, this research will focus on proposing the reliability model for large-scale sequential circuits. The proposed reliability estimation model will consider the circuit structure, the masking of logic, electrical and latch the window, feedback effects and the impact of the failure of logic gates, and other correlated factors. The proposed approach will be capable of reflecting the relationship between these affective factors and the reliability of sequential circuits and estimating the reliability of large-scale sequential circuits accurately. This research also plans to design, develop and validate the reliability evaluation tool for large-scale sequential circuits.

超大规模集成电路的可靠性与人们生活、生命和财产的安全息息相关，其可靠性技术备受人们的关注。现实生活中多数电路为时序电路。因此，时序电路可靠性评估更为重要。已有研究工作中，评估时序电路的可靠性时都没有考虑电路中触发器的可靠性问题，而导致评估结果的精度不高。 在我们前期研究中,分析了时序电路中触发器的可靠性评估问题，并提出了基于概率转移矩阵的触发器电路可靠性评估方法（F-PTM方法）, 在此研究基础上, 还提出了时序电路的可靠性评估方法，即S-PTM方法。但这些方法只限于评估中小规模的时序电路。因此, 本课题重点研究大规模时序电路可靠性评估的模型，该模型需要考虑电路结构、电路的逻辑，电气和锁存窗屏蔽、反馈作用以及逻辑门失效的相关性等因素的影响；能够准确反映这些因素对时序电路可靠性的影响；并能够准确快速地评估大规模时序电路的可靠性。最后，本项目将设计、开发和验证大规模时序电路可靠性评估工具。

超大规模集成电路技术是现代电子信息技术迅猛发展的关键因素和核心技术，对国防建设、国民经济和科学技术的发展起着巨大的推动作用。随着芯片密度的不断增加、电源电压稳步下降和工作频率不断增加，集成电路正在变得越来越容易受到不确定因素的影响。本课题重点研究了逻辑级时序电路的可靠度估计模型，并设计和实现时序电路可靠度评估工具。传统的概率转移矩阵方法是一种用于估计软差错对组合电路可靠度影响的有效方法，但它目前只适用于组合电路。提出了基于PTM的触发器可靠度的估计方法及电路PTM的判定定理。与传统PTM方法相比较，F-PTM方法既能计算组合电路的PTM，又能计算触发器电路的PTM，其通用性强。在触发器电路的可靠度估计方法的研究基础上，提出了基于PTM的时序电路可靠度估计方法，该方法首先把时序电路划分为输出逻辑模块和次态逻辑模块，然后用本文提出的时序电路PTM的计算模型构造电路的PTM，最后根据输入信号的概率分布函数计算出时序电路的可靠度。实验结果表明所提的S-PTM方法是准确和合理的。传统的PTM方法考虑了电路的所有输入，以较高的准确度评价组合电路的可靠性。计算时需要计算整个电路的PTM，但在计算一个大规模电路的可靠度时，经过一系列的矩阵运算，算法所产生的矩阵规模非常大。若能避免直接计算整个电路的PTM，而逐个计算每个逻辑门的输出可靠度，最后得到整个电路的输出可靠度，那么将会大大减小计算量以及内存消耗。互连线失效对电路可靠性有较大的影响。在传统的PTM计算方法中，一般都假定逻辑门的失效率，然后进行计算，而不考虑导线的故障概率。因此，相对来说计算结果不够精确。本章考虑了逻辑门失效和导线故障概率，结合PTM定理，逐个计算各个逻辑门的正确输出概率分布，最后得到电路整体可靠度。 最后，在上述研究工作的基础上，设计和开发了时序逻辑电路的可靠度评估工具软件。该工具支持Monte Carlo方法、多阶段方法、基于贝叶斯网络的可靠度评估方法，以及本文所提出的S-PTM方法。