在寄存器传输级（RTL）/门级实现数字逻辑电路容错和故障自修复的方法

The analysis and the design for dynamic reliability of circuits are hot topic in the circuit reliability field.For circuit reliability solution adopted currently,hardwares used as redundancy are mostly implemented at the level of the system,the board or the module.These treatment methods give rise to several disadvantages,such as high harware overhead,high power consumption,oversize volume and overlarge weight of the design ,and so on.As a result,obtaining novel methodology on higier circuit reliability at the bottom level of circuit implementation,for example,register transfer level and gate level,is of great importance.This solution can not only overcome those drawbacks above mentioned,but also conform to the essential requirement of reliability design of circuits.Firstly,This project will research dynamic reliability problem of digital logic circuit at register transfer level and gate level and dynamic characteristics at register transfer level and gate level of digital logic circuits can be described.Accordingly,the messure,the model and correspongding analysis method of dynamic reliability can also be acquired.Results outlined above are the theoretical basis of reliability relization in this project.Secondly,by multiple valued logic, the logic tolerance with lower hardware overhead at register transfer level and gate level is investigated.Finally, in this project,on-line fault self-repair/self-recovery of the logic and interconnection at register transfer level and gate level of digital logic circuit will be researched with the help of multiple valued logic and dynamic reconfiguration.Theory on information entropy in stastical physics provides principle practicability and up-to-date progress of integrated devices with high density provides implementation practicability for approaches presented in this project,respectively.

对电路动态可靠性的分析及其设计是当前的研究热点。在现有的电路可靠性方法中，作为冗余的硬件往往实现在系统级、电路板级或模块级，这带来硬件开销大、功耗高、设计对象的体积和重量皆偏大等弊端，因此探索在电路底层级，如寄存器传输级（RTL）、门级，实现其高可靠性的新方法，不但可克服上述弊端，而且，更符合可靠性工程的本质内涵。本项目拟首先研究数字逻辑电路在寄存器传输级、门级的动态可靠性问题，在对寄存器传输级和门级电路的动态特性的定量描述的基础上，得到其动态可靠性的测度、模型和分析方法，以此作为其可靠性实现的理论基础，随后研究利用多值逻辑在寄存器传输级、门级实现低硬件开销的逻辑容错方法，进一步，探索出借助多值逻辑和动态重构，对数字逻辑电路在寄存器传输级和门级实现逻辑和互连的在线故障自修复的方法。统计物理中关于信息熵的理论和当代高密度集成器件的新进展分别为本项目提供了原理和实现方法上的可行性。

从信息理论出发，本项目提出了一种联合测量方程和系统演进方程的系统动力学模型。该模型将电路失效及诊断转换为系统自身扰动的估计问题，并使用香农熵测度实现了故障特征提取。实测证明，该方法有效克服了故障混叠问题，显著提升了故障定位能力。. 在分析电路噪声特性的基础上，本项目导出了高斯分布的最大熵原理和最小费舍尔信息方法，用以描述电路的动态可靠性。基于Tsallis熵，推导出了一组带参数的类高斯概率密度函数的显式形式，为实际电路检测中获取最大故障信息，提供了理论依据，为降低检测与可靠性设计的成本有积极意义。. 本项目采用Tsallis 熵对动态可靠性进行度量和建模，提高了准确度。在最大Tsallis 熵原理下，建立了q-高斯概率密度函数模型，并推导出了它的显式解；使用最大似然估计，确定了q参数的取值与样本统计特征间的关系。从理论上说明了参数的引入使得该模型能比传统模型获取更多信息。 . 利用Rényi 熵与Tsallis 熵，本项目提出了一种电路故障特征提取的信息论方法，该方法利用功率谱估计与可变参数的最大似然估计获得Rényi 熵作为一个系统特征；从理论上阐明了相比于Rényi 熵，Tsallis 熵作为系统特征将更有利于特征区分，对故障的在线自修复具有重要的参考价值。. 本项目提出了动态测量不确定度评定的极限Fisher 信息(EFI)方法。在最小Fisher 信息原理下，将获取EFI 对应的概率密度函数（PDF）建模为Fisher 信息的动力学微分方程模型，该PDF 可以定量刻画不同因素(包括不同不确定度影响来源与被测电路本身的物理规则)的共同物理效应，并给出了其显式解，该模型在不同的边界条件下可以获得不同的特解，扩展了该方法的适用性，突破了传统模型和方法的局限。. 本项目提出了二种硬件冗余设计与故障自修复新结构：细粒度的三模冗余容错自修复结构、改进的基于奇偶校验的双模冗余容错自修复结构，并设计实现了快速的低硬件开销的在线故障检测与修复技术。. 该项目发表学术论文23篇，其中被SCI检索9篇，EI检索13篇；参与国际会议6次；申请发明专利6项（授权2项），培养博士研究生4名，硕士研究生 12 名。