适于纳米尺度低功耗应用的陷阱类闪存多栅新结构器件研究

进入纳米尺度，漏电和操作电压高、操作电流大引起的功耗问题成为限制CTM(charge trapping memory)闪存技术发展的主要瓶颈。因此本项目针对上述关键科学问题，进行适于纳米尺度的低功耗CTM多栅新结构器件研究，通过在纳米尺度的多栅非平面新器件结构的研发，增强CTM器件的栅控能力，减小沟道掺杂、漏电以及操作电压，从而实现CTM的低功耗应用，并研究新结构的工艺集成技术。同时进行适于新型结构CTM单元的新工作机制研究，探索利用二级热载流子效应、局部增强FN隧穿效应、带带隧穿效应等在新型结构CTM编程/擦除中的应用，形成低电压低功耗的CTM操作方式。通过理论研究，工艺和器件的模拟和实验研究、实际测试等研究方法将器件新工作机制、新结构与工艺集成相结合，实现适应于纳米尺度低功耗CTM器件的突破。

本项目针对纳米尺度低功耗CTM技术发展所面临的关键科学问题，研究新机理和新结构多栅闪存技术，包括新型隧穿闪存（TFET-Flash）和新型三维围栅CTM器件结构， 并研究了其集成工艺和低电压低功耗新工作机制，获得兼具有缩比能力强、工艺简单、满足低功耗需求的新型纳米尺度CTM器件。获得的成果如下：.一、基于隧穿编程新机制的TFT-Flash研究. 针对闪存功耗瓶颈这一挑战，我们提出了一种面向超低功耗嵌入式应用的新工作机制隧穿闪存（TFET-Flash）器件结构，其特点在于非对称的源漏区掺杂类型、轻掺杂沟道，采用栅控的源端带带隧穿沟道电流进行编程，因此具有高编程效率、抗干扰和穿通能力强等优点。二维数值模拟表明其编程沟道电场得到优化。另外，由于TFET闪存采用不同类型的源漏掺杂，源漏穿通效应得到明显的改善，因此具有比较好的尺寸缩小能力。研究了该新型闪存的集成工艺，并进行了制备，测试结果表明，TFET-Flash相对于传统闪存器件，其编程效率可以提高100倍左右。有关该技术的专利同时获得中国和美国专利，表明该新结构器件具有良好的纳米尺度超低功耗应用的潜力。.二、新型三维围栅CTM器件及阵列研究. 针对目前三维闪存技术存在的工艺方案复杂度高，三维堆叠的薄膜晶体管闪存的开关特性较差，载流子迁移率低，可靠性低等问题。我们提出了一种基于围栅结构的三维TFT（3D-GAA-TFT）陷阱闪存及其阵列架构，并针对这种结构进行了器件设计和工艺开发。通过研究，我们提出一种三维围栅结构的CTM闪存及其NAND型阵列架构，具有工艺相对简单，具有围栅结构、性能较好等优点。完成了原型的制备（器件宽度50nm），测试验证了单元的存储性能（读取电流大于1 μA，存储窗口大于4V，室温下数据保持能力大于10年）；并验证了其多值存储的功能。通过优化工艺和结构，该三维围栅闪存结构的迁移率比平面结构闪存器件可以提高20~30倍，有效解决了三维闪存结构的驱动能力弱的问题，并且实现了多值存储的能力，进一步提高了该新型CTM技术在高密度存储的应用潜力。. 在这些研究的基础上，本项目取得的主要成果包括：共发表SCI、EI收录论文 9 篇，申请中国专利8项（其中获得美中国专利授权 4项），申请美国专利 3项（其中获得美国专利授权 2 项），部分专利被转让给中芯国际集成电路制造公司使用。