高压、超低功耗的易集成SOI功率器件机理与新结构研究

SOI功率集成的关键技术是实现高压、低功耗以及高、低压之间隔离。为此，进行以下创新研究：提出高压、超低功耗、器件尺寸缩小且易于集成的槽型SOI MOSFET并研究其机理。该器件具有嵌入漂移区的介质槽和纵向延伸至埋氧层的槽栅。①介质槽引起多维度耗尽，使电场重构并增强RESURF(reduced surface field)效应，从而提高耐压和漂移区浓度；②介质槽使漂移区沿纵向折叠，缩小器件面积，降低比导通电阻和功耗，并增加开关速度；③延伸的栅槽扩展纵向导电区，进一步降低导通电阻；④将提出的器件用于高压集成电路，延伸的栅槽同时作为高/低压单元间的介质隔离槽，简化隔离工艺、降低成本。新型SOI MOSFET的耐压较相同尺寸的常规SOI LDMOS可提高1倍，且比导通电阻降20%- 30%；或相同耐压，器件横向尺寸降为50%。项目拟研制新型SOI MOSFET,并将其用于设计的高压驱动集成电路。

兼具高击穿电压（Breakdown Voltage，BV）和低比导通电阻（Specific On-Resistance，Ron,sp）是功率MOSFET器件的热点科学问题，然而，存在困扰业界的“硅极限” 关系-Ron,sp正比例于BV的 2.5次方。项目从模型、新结构以及工艺实现等方面展开研究，成果突破“硅极限”，并有利于芯片和系统小型化，促进了SOI高压器件的发展及其在功率集成电路中的应用。本项目实现预期目标，达到技术指标。取得的创新成果如下：.（1）提出了高压、低阻、易集成的槽型SOI功率MOSFET系列新结构并深入研究其机理。机理如下：介质槽引起多维度耗尽并增强RESURF效应，提高器件击穿电压和漂移区浓度；介质槽沿纵向折叠漂移区，降低器件面积和比导通电阻；纵向延伸至介质层的槽栅扩展纵向有效导电区域，同时可作为高、低压单元间的介质隔离槽，简化隔离工艺。新器件击穿电压较相同尺寸的常规SOI LDMOS提高50%以上，且比导通电阻降低20%以上。.（2）建立了槽型SOI MOSFET普适耐压模型和变k介质槽RESURF增强SOI MOSFET耐压模型，获得槽型SOI MOSFET设计的普适方法，为横向槽型SOI MOSFET器件设计的提供理论指导。.（3）设计驱动集成电路，将提出的双槽（Dual-trench，DT，含槽栅和漂移区的介质槽）DT SOI MOSFET器件应用其中；制备出DT SOI MOSFET器件及功率驱动集成芯片。制备的芯片样品击穿电压BV=196V（无介质槽的器件仅62V)，高于预期指标150V，输出电流达500mA，全部达到了预期目标。.成果获2014年教育部自然科学二等奖，发表论文29篇(SCI检索共18篇，全部EI检索)，含领域顶级期刊IEEE Electron Device Lett.（EDL）和IEEE Trans. on Electron Device（TED）论文6篇，在功率半导体领域顶级会议ISPSD发表3篇；获授权美国、中国发明专利 10项，已受理5项发明专利。