集成电路45nm ESD全芯片解决方案和22nm/20nm FinFET ESD基础研究

The IC industry is developing quickly according to the Moore law, and the ESD issue is very urgent when it comes to nanometer scale IC (65nm). The difficulty in nanometer scale IC ESD includes the following items: ESD design window shrinking, simulation complexity for snapback devices, multi power domain ESD protection, multi IP ESD protection, ESD problems because of novel process( High K, Metal Gate, Stained Silicon)，metal parasitic resistance for ESD, et al. To solve these problems, this project will focus on full chip ESD protection scheme for 45nm and 22nm/20nm FinFET ESD basic research. The main content of this project includes the following items: TCAD simulation for ESD device, CDM ESD protection for thin gate oxide, ESD full chip ESD protection scheme, power clamp design for nanometer scale IC(45nm, 22/20nm), FinFET ESD device for 22/20nm, et al. This project focus on application basic research and the research achievement is for trial production in FAB.

IC行业正按照摩尔定律飞速发展，CMOS集成电路制造技术已发展到纳米级(65nm以下)，ESD的问题更加突出，纳米级集成电路ESD难点主要体现在：ESD设计窗口变小、Snapback器件工艺复杂仿真难度高、多电压问题、多模块组合ESD问题、新工艺（High K技术、Metal Gate、Strained Silicon等）对ESD的影响、纳米工艺中金属布线的影响等。为解决这些问题，本课题主要研究45nm ESD全芯片解决方案，同时开展22nm/20nm FinFET ESD 基础研究。本课题主要研究内容包括ESD器件TCAD 模拟研究、CDM薄栅氧化层保护问题研究、ESD全芯片保护方案研究、适用于纳米级集成电路（45nm、22/20nm）的Power Clamp 研究、22nm/20nm FinFET ESD保护器件特性研究等。本课题研究以应用基础研究为主，研究成果力求能在FAB使用。

现代IC行业正按照摩尔定律飞速发展，CMOS集成电路制造技术已发展到深亚微米(0.25um-65nm)和纳米级(65nm以下)领域，目前已正式步入了纳米时代。一方面越来越薄的栅氧化层使得芯片的核心部分本身对ESD的免疫能力越来越弱，ESD研究的必要性越来越大。本项目主要研究了55nm、40nm、16nm三个工艺节点的ESD保护器件：GGNMOS、GDPMOS、SCR、Diode、Power Clamp。在55nm工艺节点，ESD注入是提升器件ESD性能的有效手段，设计了新型的二极管和Vertical SCR并列结构，利用此结构可以大大减小二极管在导通ESD电流阶段的导通电阻，实现了55nm 智能银行卡ESD能力8000V的要求。在40nm工艺节点，通过仿真设计了RC Triggered PC的电阻、电容、反相器尺寸、BigFET尺寸等参数。然后进行了Power Clamp的电路图设计和版图设计。提出了新的有效减小面积的设计，使面积减小了27%，对于1.1V非雪崩transient Power Clamp，沟道宽度3000um的BigFET是其优化值，大于3000um时，其TLP曲线中It2性能出现饱和。在16nm工艺节点，通过模拟仿真,获得的16nm FinFET GGNMOS、GDPMOS、 Gated Diode、STI Diode器件的触发电压、维持电压、二次击穿电压等器件的ESD性能，获得了16nm工艺下ESD器件的设计参数。开展了FinFET器件的ESD TLP测试，测试结果表明，FinFET器件的单位宽度TLP烧毁电流It2大于100mA。通过此项目的研究，集成电路在55nm、40nm、16nm FinFET工艺节点的ESD保护机理被阐述分析完备、ESD保护器件能力得到提升，对这些工艺节点的集成电路芯片可靠性有比较好的保障。