快速放电下FDSOI MOSFET ESD保护特性退化机理研究

FDSOI MOSFET has low ESD robustness under fast discharges, this project focuses on the degradation mechanism of device ESD characteristics in order to provide theory basis for device optimization design. By theoretical analysis, numerical simulation and experiment, we will investigate the key physical effects on the device turn-on process and obtain the dependence of ESD waveform and device parameters on the trigger/conduction voltage and turn-on time, investigate the impact of the ESD waveform on the device heat dissipation efficiency, explore the impact of the material changes in active region, substrate and buried oxide on the heat generation and dissipation, investigate the dependence of the fast ESD events and temperature distribution on the current uniformity. Based on these results, we will reveal the coupling effect of the above characteristics and the ESD robustness degradation mechanism. It is planned to propose the lightly doped extension region device structure, reveal its ESD protection enhancement mechanism, and finally verify these results by experiment. Through the above work, it is expected to lay a solid foundation of advanced FDSOI technology ESD protection.

快速放电下FDSOI MOSFET器件的ESD保护能力低下，本项目以ESD特性退化机理为主要研究内容，为器件改进设计提供理论依据。拟从器件的触发灵敏性、导热性和均匀性三方面入手，通过理论分析、数值仿真和实验，依次研究影响器件触发过程的关键物理效应，明确触发/导通电压和开启时间随电流波形和器件结构的变化规律；研究快速放电对器件散热效率的影响，探索有源区、衬底和埋氧层材料变化对热产生和热耗散的影响；研究电流均匀性随放电速度和温度分布的变化规律；然后，明确上述特性之间的耦合作用关系，揭示器件ESD特性退化机理。拟提出扩展区轻掺杂的器件结构，在对上述机理及其耦合作用关系研究的基础上，阐述该器件结构的ESD特性增强机理，最后通过实验验证相关结论。通过上述工作，为先进FDSOI工艺的ESD保护奠定坚实的理论基础。

静电放电（ESD）是集成电路面临的重要可靠性问题。项目面向集成电路ESD保护技术研发的需求，围绕器件ESD特性及失效机理分析、ESD保护电路设计等关键技术展开。研究了利用隧道晶体管的双向特性加速SCR器件触发的新结构；研究了InGaAs/InP隧道晶体管实现ESD保护性能提升的技术方法；提出了放大器型的电压检测器，利用隧道晶体管的低亚阈值斜率特性；研发了一种在EOS事件下触发电压低于传统二极管的检测器；设计了RC 网络和特殊的二极管串结构，提升了ESD/浪涌协同保护性能。通过计算机仿真进行了原理验证，部分结论通过实验得到验证。相关成果发表SCI论文6篇、会议论文1篇（本项目均为第一标注、项目主持人均为第一或通信作者），申报国家发明专利4项，已授权1项。上述部分成果有望在未来5-10年应用于实际产品中，部分成果对于理解相关机理有一定贡献。