破解高质量低费用确定型test-per-clock测试难题的新方法

With the development of the integrated circuit technology, the test-per-clock testing is getting more and more attention. At the same time, with the increase of the operating frequency, the delay testing becomes more and more important. In order to solve the problems of traditional test-per-clock test structure and test generation, the application aims to study high quality and low-cost deterministic test-per-clock testing methods for digital integrated circuits. The basic idea is to propose a test-per-clock structure based on the dynamic reconfiguration of scan chains, and explore test generation and test optimization methods. The proposed test structure effectively improves the test efficiency through the idea of blocking testing, which reduces test power consumption, test overhead, and test generation complexity. The proposed shift test generation method fully considers the test bit-stream to construct test patterns, and the high-quality detection of both stuck-at faults and delay faults is taken into account. The proposed test optimization method adds the marker bits to the data coding for the first time, and achieves an effective combination of test-per-clock test power optimization and test set compression.

随着集成电路工艺的发展，test-per-clock测试越来越受到关注。同时，电路工作频率的提高导致时延测试变得越来越重要。为解决传统test-per-clock测试结构和测试生成方面的难题，本课题针对数字集成电路，研究高质量低费用的确定型test-per-clock测试方法。基本思路是提出一种基于扫描链动态重配置的test-per-clock测试结构，并在此基础上研究测试测试生成和测试优化方法。提出的测试构通过分块测试的思想有效提高了测试效率，降低了测试功耗、测试开销以及测试生成难度；提出的移位测试生成方法充分利用测试位流来构建测试向量(激励)，且兼顾了固定型故障和时延故障的高质量检测；提出的测试优化方法首次将标记位加入编码，实现了test-per-clock测试功耗优化和测试激励编码压缩的有效结合。

随着集成电路工艺的发展，高速测试和时延测试变得越来越重要。传统test-per-clock测试存在测试结构硬件开销较大、测试功耗较高、测试生成复杂、测试应用时间长等缺点。为解决传统test-per-clock测试结构和测试生成等方面的难题，本项目针对数字集成电路，探讨了高质量低费用的确定型test-per-clock测试及时延测试方面的研究。. 提出了一种基于扫描链动态重配置的test-per-clock分块测试结构设计，利用分块测试方法减少了传统移位测试的扫描链长度，加快了向量匹配过程。. 提出了两种扫描单元结构——SFD和DFD扫描单元，有效降低了测试生成复杂度，将传统时序电路测试生成简化为组合逻辑级测试生成，且能有效降低布线开销和测试模式切换次数。同时，设计了扫描单元的阻塞模式，大大减少了测试功耗。. 提出了一种高效的test-per-clock移位测试生成方法，通过最大化目标向量集的无关位比率加速了向量匹配过程。与传统方法相比，有效降低了测试存储和测试应用时间。为了进一步减小测试结构硬件开销，提出了一种混合测试生成方法——时序电路测试生成加组合电路测试生成，实验数据表明，通过对时序测试生成周期的选择，能有效降低测试结构硬件开销。. 提出了一种测试优化方法，把优化test-per-clock测试功耗和测试激励压缩编码相结合，首次提出将标记位加入编码，在保障低功耗的同时实现了对test-per-clock测试数据的压缩。. 提出了一种退化的演绎故障模拟方法，首次将传统演绎故障模拟方法应用到小时延故障模拟中，实现了小时延高效模拟器。另外，引入了GPU并行技术对故障模拟进一步加速，有效提高了故障模拟速度。. 本项目在低测试应用时间、低测试功耗和合理测试硬件开销下实现了对固定型故障和时延故障的高质量检测。研究成果具有较高的理论和应用价值，对降低集成电路生产成本，促进集成电路产业的发展具有一定的意义。