SEU故障的系统级容错加固技术研究

Research on high-performance nano processors has important strategic significance and great application needs. For the processor working in radiation environment in space, it is easy to cause the single event effect(SEE) on circuits and the system failures, due to cosmic rays and high energy particle radiation. Therefore, the reliability of the processor has become an increasingly serious issue, and need system-level and circuit-level harden schemes to ensure the reliability. However, as the technology and voltage scaling, single event upset(SEU) not only inevitably increase single bit faults, but also trigger Multiple Bit Upset (MBU), which has been a serious problem about reliability in nano technology. The state of the art fault -tolerant schemes, such as EDAC, TMR and parity, are insufficient to stem the growing multi-bits error. Accordingly, explore effective fault-tolerant schemes to recover multi-bits faults has become an important scientific issue for nano microprocessor research. To this end, we plan to explore the following research tasks in this proposal: we focus on the pipeline and storage unit, propose a novel self-recovery of dual-pipeline structure and a fast BCH-embedded parallel error correct scheme. In addition to circuit-level harden strategy，research on system-level harden strategy towards MBU for high-performance microprocessor，will improve system reliability, reduce resource requirements, and improve performance as well.

研究采用纳米级工艺制造面向空间应用的高性能微处理器具有重要的战略意义和现实需求。空间环境下，单粒子事件会引起微处理器电路的数据与状态翻转（SEU）故障，需要在系统级和电路级采用容错加固措施才能保证微处理器的工作可靠性。随着特征尺寸减小和工作电压降低，纳米级电路中SEU故障的发生机率大大增加，且不再仅仅引起单个数据位翻转，而是最多可同时引起8位翻转。以EDAC、TMR、奇偶校验为代表的容错方法已无法满足要求，研究探索新的能够对多位错误进行快速高效容错的算法已成为纳米级微处理器发展必须解决的重要科学问题之一。本项目以流水线和存储部件为研究对象，提出一种自修复双冗余流水线结构和一种快速BCH混合纠检错方法，研究高性能微处理器多位SEU故障的系统级容错加固方法，与器件级加固措施结合，不仅可以消除空间环境下SEU故障对微处理器的危害，提高可靠性，还可降低资源需求，提高处理器工作速度。

进入纳米工艺后，以高性能处理器为代表的超大规模电路，在空间环境中由于单粒子辐射，发生多位数据翻转与扰动错误的概率大大增加。为了探索从系统结构级对这类故障进行容错，项目以空间处理器SPARC V8处理器为基础，提出一种具有在线自修复能力的双冗余流水线结构和一种嵌入BCH码的存储器混合纠检错方法，不但可以有效检测纠正多位翻转问题，还能够实现性能与开销的合理权衡。为了满足未来新型处理器对新兴技术的应用需求及高能效高可靠需求，项目还开展了面向新型存储技术的处理器性能优化、CACHE数据压缩、基于近似计算的容错方法等研究工作。.项目取得的主要成果包括：1）提出并验证了一种低开销、高性能的自修复双冗余流水线结构，通过冗余流水线流水级间相互校验及输出保护，结合流水线复制与回退机制，使得处理器流水线可以对SEU/SET导致的多位数据错误进行容错，解决传统三冗余容错方法不能对多位故障进行容错的问题；2）提出并验证了一种基于检查点技术流水线容错机制的容错方法，在双模冗余的结构基础上，以周期粒度对级间寄存器的内容进行备份，在故障时对流水线进行恢复，能够对单粒子多位故障100%容错；3）提出一种EDAC（或分组校验）与BCH相结合的混合纠检错方案，实现对处理器及计算机系统中的各种存储器的多位SEU错误进行实时检测与快速纠错；4）研究一种软硬件协同故障注入仿真系统，可以对大规模集成电路设计进行非侵入式故障注入，在系统软硬件协同运行的仿真环境下，能够在不进行代码设计修改的情况下，向硬件单元注入多维度故障。.项目发表学术论文28篇，获得一项顶级会议最佳论文奖，申请了8项国家发明专利，已授权6项，获得实用新型专利8项，获得3项软件著作权，培养博士、硕士研究生共18名，研究成果已在新一代空间处理器芯片及大规模FPGA设计验证中进行应用，很好地完成了申请报告的各项研究内容，达到了预定目标。