极低功耗近/亚阈值数字电路的时序可靠性技术研究

The sub-threshold design is the most important technologies in ultra low-power applications. However, the process variation is of increasing concern in modern deep sub-micron technologies. The exponential dependence of sub-threshold currents on the threshold voltage further magnifies the impact of process variations. The project introduces the probability distribution of delay into circuit path timing check. Firstly, the sub-threshold standard cell design method is developed, by exploring the dependence model between data/clock path delay and the cell's drive capability. Then, the clock network design strategy is proposed, based on the clock delay distribution model with process variation. Finally, the Monte Carlo simulation is performed to further examine the setup/hold timing check for registers. All the methods are applied to mitigate the process variation impacts for low-power sub-threshold design.

近/亚阈值技术是极低功耗应用领域的主流技术，但在近/亚阈值状态下，工艺偏差对电路稳定性的影响呈指数关系，因此提高亚阈值电路的稳定性，是将亚阈值技术推向实用化的关键。本课题创新地将器件模型随工艺偏差的概率分布，引入到亚阈值数字电路设计当中。研究数据/时钟路径与标准单元驱动能力的关系模型，探索合理的标准单元库设计策略；研究时钟网络单元延时和布线延时随工艺偏差的概率分布，探索最优的时钟树生成策略；研究基于Monte Carlo的寄存器建立/保持时间检查方法，探索可靠的静态时序分析策略。从而最大程度地保证电路对工艺偏差的抵御能力，为近/亚阈值技术广泛使用提供保障。

针对近/亚阈值数字电路由于工艺偏差导致的时序不稳定这一难点，本文重点研究数据/时钟路径与标准单元驱动能力的关系模型，提出合理的标准单元库设计策略；研究时钟网络单元延时、布线延时随工艺偏差的概率分布，提出最优的时钟树生成策略；研究基于Monte Carlo的寄存器建立/保持时间检查方法，提出可靠的静态时序分析策略，累计发表学术论文5篇，申请专利3项，培养博士生2名，硕士生4名。本课题分析工艺偏差对阈值电压、电流、延时和功耗的影响规律，揭示器件模型随工艺偏差的概率分布，并将分布模型运用到亚阈值数字电路设计当中，从而最大程度地保证电路对工艺偏差的抵御能力，为近/亚阈值技术广泛使用奠定基础。基于以上近/亚阈值数字电路设计方法，完成2款低电压芯片（FIR和人工耳蜗植入体芯片）逻辑设计、物理设计与流片，对研究成果进行实测验证。其中，低电压低功耗FIR芯片实测结果达到国内领先、国际中等水平。低电压低功耗人工耳蜗植入体芯片交付企业方使用，芯片平均工作电流下降50%，已用于人工耳蜗产品开发。