基于新型高密度赛道存储器的缓存设计与优化研究

Racetrack memory is an emerging ultra-dense non-volatile memory technology. It also has high read/write speed comparable to SRAM technology. Thus, if we adopt racetrack memory for cache design, it can efficiently increase the cache capacity, improve performance, and reduce power consumption. However, its complex cell structure and new features, especially the unique “shift operation”, have become the main potential obstacle to its efficiency working as a cache. This proposal will explore the efficient cache design using racetrack memory technologies. The research includes following three topics: (1) build a circuit level modeling infrastructure and study design optimization; (2) propose novel architectures and management policies for racetrack memory based cache; (3) propose corresponding modifications in compiler level to mitigate overhead of shift operations. With research in these topics, we will introduce a holistic design method to explore a proper racetrack memory based cache targeting different design goals. In addition, the proposed architecture and compiling optimization techniques can further improve performance and reliability and reduce power consumption of racetrack memory based cache.

赛道存储器是一种高密度的新型非易失存储器，它同时具备能够媲美SRAM的读/写访问速度。因此，在缓存结构中使用赛道存储器，能够有效提高缓存的容量、性能并降低功耗。然而，赛道存储器的设计复杂，并具有一些传统缓存结构不适应的新特性。尤其是它独特的“移动操作”，是影响其效率的一个主要潜在障碍。本课题研究如何利用赛道存储器设计缓存结构，主要内容包括：（1）赛道存储器电路级建模及设计优化研究，（2）面向赛道存储器缓存的体系结构优化研究，（3）针对移动开销的编译优化研究。通过这三个层次的研究，可以针对不同系统需求选择合适的设计，同时利用结构级和编辑优化技术进一步提高缓存的性能和可靠性并降低功耗。

本项目面向赛道存储器这种新型非易失存储器件，利用其特性进行缓存结构设计。首先，我们提出了一种跨层次的赛道存储器模型，对其性能、功耗和可靠性进行综合分析；其次，我们开展了一系列面向赛道存储器缓存的体系结构和编译优化研究，包括：（1）针对赛道存储器在读写数据时产生的位置错误和位反转错误，提出了np-ECC纠错策略，增强了存储的可靠性；（2）基于赛道存储器实现了数据块在内存中直接插入/删除，提升了这类操作的效率；（3）提出了一种基于赛道存储器与SRAM的混合单元设计，极大地降低了程序上下文切换的开销；（4）提出了一种基于“配额制度”的移动操作管理策略，以提高赛道存储器的寿命；（5）基于赛道存储器实现了一种高性能大容量的GPU寄存器文件架构设计；（6）提出了一种高强度低开销的NVM数据加密机制。最后，基于这些新型架构，讨论了赛道存储器在未来的应用潜力。