面向低电压芯片设计的统计分布模型研究

The fluctuation in the device parameter due to PVT uncertainty under advanced technology, significantly results in difficulty in optimization of performance, power and area (PPA), meanwhile increasing the risk of signoff, which becomes more severe under low voltage. The sensitivity aware design for PVT requires design margin evaluation under the constraint of yield, based on the effective statistical distribution model. The project focuses on four scientific questions, including high-dimensional feature of path, delay non-Gaussian distribution, SRAM bitcell multiple failure regions and extremely rare failure events, aimed at path delay and standard units to build the statistical distribution model of path delay and statistical distribution failure model of SRAM. Besides, based on these two models: 1) Employ statistical static timing analysis (SSTA) of critical path to realize the design margin evaluation. 2) Analyze the influence of different gradient direction on PPA parameter space to realize the evaluation of benefit and cost of error control circuit. This project eventually forms effective evaluation methods in view of critical paths and circuit modules, which provides the optimization directions for high-efficiency design under advanced technology and low voltage with a great significance.

先进工艺下PVT参数的不确定性所导致的器件参数波动，对芯片性能、功耗、面积（PPA）的优化带来了困难，同时增加了signoff风险，而此问题在低电压下更加严峻。针对PVT参数变化的不敏感性设计，需要在良率约束条件下，基于统计分布模型，准确快速的设计余量评估方法。本项目以路径延时和单元电路为研究对象，重点针对路径的高维特征，延时非高斯分布，SRAM单元多失效区域及小概率失效事件四个科学问题展开研究，分别构建出路径延时统计分布模型和SRAM单元的统计失效分布模型。并基于这两个模型形成有效的评估方法：1）关键路径的统计静态时序分析（SSTA），实现设计余量的评估。2）分析失效域不同梯度方向下对PPA参数空间的影响，实现对错误控制电路收益和代价的评估。本项目最终形成针对关键路径和关键模块的PPA评估方法，为先进工艺、低电压下高能效芯片的设计提供依据，具有重要意义。

先进工艺下PVT参数的不确定性所导致的器件参数波动，对芯片性能、功耗、面积（PPA）的优化带来了困难，同时增加了signoff风险，而此问题在低电压下更加严峻。针对PVT参数变化的不敏感性设计，需要在良率约束条件下，基于统计分布模型，准确快速的设计余量评估方法。本项目以路径延时和单元电路为研究对象，重点针对路径的高维特征，延时非高斯分布，SRAM单元多失效区域及小概率失效事件四个科学问题展开研究，分别构建出路径延时统计分布模型和SRAM单元的统计失效分布模型。并基于这两个模型形成有效的评估方法。（1）基于ISCAS85、ISCAS89和EPFL测试集对路径统计时序分析精度进行了验证。与SPICE蒙特卡洛仿真相比，单元延迟分布均值误差和标准差误差分别为2.77%和1.68%。对路径的统计分析均值和标准差误差分别为4.01%和2.03%。此外，与传统基于工艺角的动态时序分析相比，统计动态时序分析实现了3倍的速度提升。（2）对比 SPICE 中的蒙特卡洛结果，提出的SRAM单元的统计失效分布模型在 0.5V 25℃ TTG工艺角下的平均相对误差分别为 8.8%与 10.4%，相比于其他解析型 SRAM 失效率模型精度最大提升31.6倍。推测型 SRAM 性能模型的最大相对误差仅为1.25%。提出的 PVTSRAM 相比与初版推测型SRAM在0.55V -25℃ SSG条件的蒙卡仿真中吞吐率最大提升了2.21 倍，流片测试结果中，采用TSMC 28nm工艺制成的PVT-SRAM 的性能提升在 0.6V 25℃吞吐率最大提升 1.63 倍。（3）探索了一种考虑底层工艺波动的高层动态功耗评估方法，门级建模基于统计高斯模型，对于高层的处理器，在传统高层评估工具McPAT中加入我们的模型。在SPEC CPU2006测试电路上进行软件测试，逐个周期进行动态功耗评估。平均每周期动态功耗评估误差为5.4%。相比PrimeTime PX提升65.2%，与传统的McPAT评估相比速度提升48.8%。