新型抗辐射SRAM存储单元与加固电路研究

Single Event Upset (SEU) effect of SRAM memory is the main cause to failures of various satellite-borne devices. As the continuously scaling-down of the device and cell size, SEU threshold of SRAM cell decreases, the effect of multiple bit upsets (MBU) becomes obvious and orbital bit error rate dramatically increases; design of nano-meter scale anti-radiation SRAM memory is facing great challenges. In this project, a novel asymmetric 4T-cell based duplication redundancy SRAM is firstly proposed for SEU radiation hardening applications, which features with small cell size, high SEU hardening performance and low orbital bit error rate. The project will mainly study on the anti-radiation SRAM cell structure and array architecture, cell SEU effects and mechanism, radiation hardening circuits and evaluation measures, and aims to develop systematic radiation hardening method for nano-meter scale high speed and large capacity SRAM memories.

SRAM存储器的单粒子翻转效应是各类星载器件故障的最主要成因；随着器件尺寸和单元尺寸的不断缩小，单元翻转阈值下降、多位翻转效应显现、在轨错误率上升等问题对纳米尺度抗辐射SRAM存储器的设计提出了严峻挑战。本课题创新性的提出一种基于非对称4T单元的双模冗余SRAM存储器系统加固技术，可以在较小的面积代价下显著提升存储器的抗单粒子翻转能力，降低在轨故障率。课题将通过对抗辐射SRAM单元结构与阵列架构、单元SEU效应仿真与机理分析、抗辐射SRAM电路加固设计、辐照效应的评测技术等关键技术的研究，从单元、电路、版图和系统等多层面融合探索纳米级高速大容量SRAM存储器的系统加固设计技术，为纳米级抗辐射系统芯片的应用奠定基础。

SRAM存储器的单粒子翻转效应是各类空间器件故障的最主要成因。随着器件尺寸和单元尺寸不断缩小，传统6T-SRAM单元在微缩到65nm及以下纳米尺度面临单元翻转阈值下降、多位翻转效应显现、在轨错误率上升等单粒子效应激剧加剧问题；DICE等加固单元虽具有较好的抗单粒子翻转能力，但单元面积大，对存储器电路的面积、速度等均带来不利影响；纳米尺度抗辐射SRAM存储器的设计面临严峻挑战。本课题创新性的提出一种非对称4T-SRAM单元和基于4T单元的双模冗余SRAM存储器系统加固技术，可以在较小的面积代价下显著提升存储器的抗单粒子翻转能力，降低在轨故障率。课题通过对抗辐射SRAM单元结构与阵列架构、单元SEU效应仿真与机理分析、抗辐射SRAM电路加固设计、辐照效应的评测技术等关键技术的研究，研制出65nm/64KB抗辐射SRAM存储器试验芯片，单模/双模单元面积分别为0.5um2/1um2，在轨翻转率小于1E-10/位.天，单粒子闩锁LET阈值大于97.1MeV·cm2/mg。课题从单元、电路、版图和系统等多层面融合探索了纳米级高速大容量SRAM存储器系统加固设计技术，为研发面向空间应用的高速大容量抗辐射SRAM存储器芯片奠定了良好技术基础。