超大规模集成电路中低功耗双重芯核水印技术研究

Abstract:With the widespread use of deep submicron integrated circuit, protection of reused Intellectual Property (IP) core has become a bottleneck which imposes restriction on rapid development of numerous semiconductor companies and industries. Our project, which aims to protect the ownership of IP core in Very Large Scale Integrated Circuits(VLSI), will start from Design-for-test（DFT） technique in VLSI and combine techniques in fields of information hiding, embedded system and microelectronics. Dual IP watermark embedding methods will be researched at structural level and behavioral level in Integrated Circuit (IC) design. The proposed watermarking method will be modeling mathematically. The security and performance can be analyzed consequently. In the project, we will concentrate on two types of low-power dual IP watermarking methods, which include dynamic compression and extended balance of test vector in scan tree at structural level and behavioral level. Meanwhile, optimal algorithm for dual IP watermark embedding method will be proposed by combining theoretical model with prototype system design. Finally, the proposed dual IP watermarking methods should achieve the goals of high security and low power overhead. The research results in the project will provide new theory and application approach for VLSI techniques and encourage the healthy development of VLSI industry. It is significant to realize security protection of reused IP core.

随着深亚微米集成电路在全球的广泛应用，如何解决芯核复用技术的产权保护问题，已成为了限制众多半导体公司及产业快速发展的瓶颈问题之一。本课题以超大规模集成电路（VLSI）中的芯核产权保护为对象，拟从VLSI中的可测试性设计技术出发，集信息隐藏学、嵌入式技术及微电子学等多学科知识为一体，在集成电路设计的结构抽象级和行为抽象级中研究双重水印嵌入机制，建立相应的数学模型，分析水印在集成电路设计过程中的安全与性能指标；着重研究结构级与行为级扫描树结构中测试向量的动态压缩和扩展平衡两种低功耗双重芯核水印方法，并对双重芯核水印的嵌入与控制方法进行优化，采用理论模型分析与原型系统设计相结合，最终实现双重芯核水印嵌入过程中水印安全性高和功耗开销低的目标。本课题的研究将为VLSI技术的发展提供新的理论方法和应用途径，对于促进VLSI产业的健康发展，实现芯核复用技术中芯核产品的安全保护具有十分重要的意义。

针对芯核电路知识产权保护的特点，本项目结合密码学、集成电路设计以及信息隐藏领域等领域的知识，提出了许多新型的水印嵌入与检测方法，这些方法主要具有鲁棒性强、安全性高以及开销降低的优点。项目的主要工作包括以下三个方面：1）基于向量相关性模型的多扫描链芯核水印算法：针对可测试性设计中测试向量相关性的存在，通常容易在扫描链水印技术中带来水印嵌入开销过高以及可靠性能较低的问题，本部分主要研究了多扫描链IP可测试水印的嵌入方案。该方案主要采用伪随机测试向量生成器来产生扫描输入测试向量序列；然后将该序列与待测IP电路共同构成具有不同向量相关度模型的扫描链水印结构，通过在扫描链结构中附加约束条件的方法来设计改变特定寄存器的状态信息，从而实现水印嵌入与提取。实验结果表明：该方法不仅在降低水印嵌入开销方面具有较好的性能，而且在安全可靠性能方面也达到了较高的要求；2）基于多因素的协议设计与芯核水印检测技术：为了解决芯核版权拥有者和芯核用户在芯核交易过程中的可信度的问题，项目提出了几种基于多因素智能卡思想的硬件电路安全协议方案。并根据这些协议设计了许多加密置乱算法，进一步保护了配置信息被非法攻击者截获和破解的安全隐患。实验表明：该些协议和检测方法将水印信息融合到已有的公钥加密方案中，弥补了其它芯核水印方案没有考虑在公共场合进行水印盲检测的缺陷。由于我们在芯核水印安全嵌入的基础上还对水印检测技术进行了充分的研究。因此，这些方法不仅可以在公共应用环境中进行水印盲检测，而且在水印系统的稳定性和安全性方面均具有一定的优势；3）基于隐秘内容自恢复机制的芯核水印认证方案：针对现有水印认证系统中水印信息一旦受到损坏，水印恢复认证将变得非常困难。本部分提出了几种基于隐秘内容自恢复机制的数字IP水印取证方案。这些方案主要从水印遭到非法攻击受损的角度出发，构造了特殊表达式组合的形式来压缩水印的预处理信息，并通过在统计的索引表中插入未用LUT的冗余属性标识符来嵌入自恢复水印信息。实验结果表明：芯核在非法攻击的环境下，受损程度即使达到40%，它仍能有效的自恢复出受损的水印信息。综上所述，本项目中取得的研究工作将为芯核电路的知识产权安全保护领域展现了一个新的研究方向，同时也将为推进大规模集成电路的健康发展奠定了坚实的理论研究基础。