纳米CMOS器件中的本征随机效应的建模和模拟及其对数字电路的影响

CMOS technology is expected to enter the 10nm regime for future integrated circuits (IC). Such aggressive scaling leads to vastly increased variability, posing a grand challenge to robust IC design. Variations in CMOS are often divided into two types: intrinsic variations and process-induced variations. Intrinsic variations are limited by fundamental physics. They are inherent to CMOS structure, considered as one of the ultimate barriers to the continual scaling of CMOS devices. Process-induced variations arise from the imperfection in silicon fabrication, and vary from foundries to foundries. It is crucial to make accurate and reliable compact models for devices with huge variations. In this work, we start from underlying physics to build compact model suite with the assists from TCAD and SPICE tools. The proposed compact models for device intrinsic variations will significantly improve the circuit stability and yield for designers. The work will also contribute to the projection of device/circuit performance of future technology node.

CMOS器件正在朝着22纳米集成电路代的规模等比例缩小。这样的进程伴随着各种各样越来越严重的随机效应，它们带来了器件中一些关键参数的浮动，由此对CMOS等比例缩小造成了挑战。CMOS中的各种随机效应可以被分为两大类：本征随机效应和制造工艺相关的随机效应。制造工艺相关的随机效应可以通过对制造技术进行改进来减小或者消除，而本征随机效应和CMOS自身结构相关联，无法通过制造工艺的改进来减小，所以本征随机效应被人们认为是CMOS等比例缩小进程中的终极瓶颈之一。基于此，我们提出"纳米CMOS器件中的本征随机效应的建模和模拟及其对数字电路的影响"项目，希望通过相关物理研究， 建立表述这些随机效应导致的参数浮动的简约模型，通过在电路仿真工程SPICE中的实现， 可以帮助电路设计者设计出更可靠更稳定的电路。

伴随CMOS 器件朝着22 纳米集成电路节点不断缩小，各种各样随机效应越来越严重，从而带来了器件中一些关键参数的浮动，对CMOS 等比例缩小造成挑战。CMOS 中的各种随机效应可以被分为两大类：制造工艺相关的随机效应和本征随机效应。其中，制造工艺相关的随机效应可以通过改进制造技术来减小或消除，而本征随机效应则与CMOS 自身结构相关，无法通过制造工艺的改进来减小，所以，本征随机效应被认为是CMOS 等比例缩小进程中的终极瓶颈之一。基于此，我们提出"纳米CMOS 器件中的本征随机效应的建模和模拟及其对数字电路的影响"项目，希望通过相关物理研究， 建立表述本征随机效应引起的参数浮动的简约模型，并将该模型嵌入到电路仿真工具SPICE 中，可以帮助电路设计者设计出更可靠更稳定的电路。.开展“纳米CMOS器件中的本征随机效应的建模和模拟及其对数字电路的影响”这一项目，具有非常大的实际意义。本项目旨在研究CMOS在等比例缩小进程彻底终结前面临的最主要的随机效应的影响和趋势，并且基于研究结果帮助设计者优化纳米级CMOS电路尤其是数字电路的性能和稳定性。本项目提出一种全新的同时考虑阈值电压和载流子迁移率的方法用于简约模型和电路模拟，并与传统的仅仅基于Vth的方法进行了比较。该方法可以精确地描述整个器件工作区域的电流浮动，不仅从器件物理出发达到了合理和精确性，同时避免了电路设计中可能出现的电路设计浪费或者过设计危险；提出了RDF影响迁移率的简约模型，并提出了同时考虑迁移率和阈值电压浮动在SPICE中进行模拟的办法；提出了快速估算集成电路良率的办法，该方法适用于多失效区域、低失效率的情况。