多核微处理器并行调试技术研究

Processor's Architecture has entered Multi-Cores era.The contradiction between the abundant computing resource, rising thread-level parallelism and the difficulty of parallel software development&debugging is getting increasingly apparent.Research on parallel-debugging techonology of multi-core processor is very important to accelerate the　development of parallel program and improve the practicability of multi-core processor and supercomputer.Based on multi-core architecture and focusing on system-level and application-level software, this project will make a deep invastigation on Debug Suport Unit of core, "Record/Replay" method, and Multi-core Debugging System architecture.We will put forward three creative ideas, they are non-intrusive mixed-level debugging method, software and hardware co-control ergodic method of execution paths of parallel program, and isolated multi-dimension ring architecture of debugging system. Finally,the simulator will be implemented to analyse and verify the debug methods above-mentioned.Contributions of the research will be applied to the development of FeiTeng processors and the supercomputer system of National University of Defense Technology.

微处理器发展已经进入了多核时代。多核微处理器丰富的计算资源和不断增强的线程级并行能力与并行程序开发和调试困难间的矛盾日益突出。研究多核微处理器的并行调试技术，对促进并行程序发展、提高多核微处理器和超级计算机系统的实用性具有重要意义。本项目面向多核微处理器体系结构，针对多核系统级软件和应用级软件两类并行程序，深入研究调试支持部件设计方法、"记录/回放"的辅助调试手段、多核调试系统结构等多方面问题。从非侵入式混合态调试方法、软硬件协同控制的并行程序执行路径遍历方法和独立多维环路结构的多核调试系统三个关键技术切入，对多核微处理器并行调试提出了有效的解决方案。同时设计支持以上调试环境验证的模拟器，对我们提出的解决方案进行验证和评测。我们希望依托本项目取得的研究成果能够指导国产高性能微处理器的研发，并最终应用到国防科学技术大学自主研制的多核处理器中

本项目针对多核处理器上并行程序难于调试和故障难于重现等调试相关问题，基于多核体系结构和片上网络NoC（Network of Chip）技术，提出了一种面向多核处理器的调试系统架构，该调试系统结构独立于功能逻辑且支持非侵入式的调试和动态的调试信号带宽平衡。基于该调试系统架构，提出了一种处理器确定性执行技术，支持并行程序的确定性执行，对构建确定性的并行程序执行环境具有重要意义。本项目按照计划完成了全部研究工作。本项目在多核处理器调试系统结构、确定性执行技术、处理器状态重构方法等方面展开了深入研究，并取得了以下研究成果：（1）提出了一种支持多级非侵入式调试的动态带宽平衡的调试系统架构。该调试系统架构独立于处理器功能逻辑，支持实时调试数据传输带宽的动态分配，保证调试数据记录的均衡性，便于故障信息分析。该调试系统架构硬件资源占用少，易于物理实现。（2）提出了一种面向存储系统的可单步调试确定性执行技术。针对DDR存储接口由于时钟不能停顿造成无法单步调试的问题，提出了一种面向存储系统的可单步调试且具有确定性执行特征的设计方法，实现并行程序的确定性执行。（3）提出了一种面向硬件仿真加速器的高速IO接口确定性执行方法。处理器IO接口操作具有不确定性，导致仿真加速器的仿真过程具有不确定性，错误难以复现和定位。本课题设计了一种具有确定性特征的高速串行接口转换桥，解决了带有高速IO接口的硬件仿真运行时的不确定性问题。对于硅前验证并行程序性能、调试并行程序具有重要意义。（4）基于DFT逻辑的处理器状态重构技术。本课题提出了一套高效的在硬件仿真器中重构硅片执行状态的方法，协助硅片调试和软件调试，尽快定位芯片软硬件故障。项目研究期间，发表学术论文9篇，EI检索5篇；专著1部；申请发明专利9篇；培养毕业博士研究生1人、硕士研究生3人。本项目的研究成果已成功应用于国防科学技术大学计算机学院自主研制的高性能多核处理器中。