基于全局时钟的并行程序调试的若干关键技术研究

为充分发挥片上多核处理器的计算能力，并行程序越来越受到人们的关注。但由于访存执行时间的不确定性，进程间访存交错空间呈指数级增长，并行程序的调试非常困难。因此学术界和工业界开始广泛关注并行调试问题，希望通过软硬件系统的支持来降低多核处理器上并行调试的难度。然而传统的并行调试都是建立在Lamport多年前提出的分布式系统逻辑序理论之上。这套理论不考虑全局时钟，仅依靠进程间的通讯来对访存事件排序，给记录、检测和重放等调试常见行为都带来了很大的困难,使得目前的并行调试代价大、效率低。本项目考虑到片上多核处理器中各个核距离非常近，已不再是传统意义上的分布式系统，因而引入可扩展的低误差全局时钟。通过全局时钟带来的全局序，可望对并行调试带来变革，将并行调试的一些关键问题如信息采集、结果检测和确定性重放大幅度简化，实现一套较为完善的片上多核处理器上的并行程序调试系统，为国产多核处理器的设计提供借鉴。

本项目的研究目标是利用全局时钟对并行程序调试的一系列关键技术研究，为国产片上多核处理器设计提供借鉴。本项目引入基于全局时钟的方法，给出并行调试中多个关键问题的解决方法，包括信息采集、结果检测和确定性重放等。我们在全局时钟实现、时钟误差容忍、时间序分析方法、时间信息采集、时间序的结果检测和逻辑序还原等在内的一系列关键问题上取得了一些突破。.基于上述基本思想，本项目完成了以下工作：1.结合现有集成电路工艺设计条件，充分考虑可扩展性，提出一个切实可行的片上多核处理器低误差全局时钟实现方法。2.通过建立全局时钟下的访存操作的时间序理论，实现低代价、高效率的片上多核处理器时间序信息采集、压缩、存储导出的技术。3.基于上述两点，提出时间序下的结果检测和确定性重放机制，并最终整合为一套完整的多核处理器上的并行调试方法。4.在工业级多核处理器的C模拟器、RTL和FPGA平台上验证我们提出的方法，实现一个较为完善的多核调试软硬件协同环境。.通过本项目的研究，我们发表了45篇论文（其中包括12篇SCI，40篇EI论文），申请了15项专利，并出版了1本教材。相关工作发表在多种领域顶级会议（包括HPCA、ASPLOS、ISSCC、IJCAI、FPGA和SPAA)以及7种IEEE/ACM Trans.（包括IEEE Trans. on Computers、IEEE Trans. on Parallel&Distributed Systems、IEEE Trans. on Image Processing、IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems、IEEE Journal of Solid-State Circuits、ACM Trans. on Architecture and Code Optimization和ACM Trans. on Intelligent Systems and Technology）上。本项目也培养了一些青年研究者，获得了首届国家自然科学基金基金“优青”最年轻的入选者、首届中组部“青年拔尖人才计划”最年轻的入选者、全国百篇优博提名奖、中国计算机学会优博、中科院优博和中科院青年人才奖等荣誉。