非标准逻辑数字电路的衬底噪声建模及验证技术研究

本项目针对混合信号片上系统及射频前端SOC的设计应用，基于SMIC 0.13μm和0.18μm CMOS工艺，获得用于硅衬底噪声耦合分析的集成化Z参数衬底宏模型，建立高频衬底噪声耦合传输/衰减机理、数值解析模型和高层次仿真模型，用于硅衬底噪声耦合的前期仿真及抑制。比较研究异步NCL逻辑、CSL（电流型逻辑）、CBL（平衡电流型逻辑）和电流模逻辑（CML）等非标准逻辑数字电路和传统标准CMOS逻辑的衬底噪声注入效应，定量验证非标准逻辑电路在微处理器中的衬底噪声幅值。以8位1GS/s A/D转换器、900MHz模拟锁相环和2.4GHz LC-VCO设计作为高频衬底噪声耦合验证电路，研究非标准逻辑数字电路的衬底噪声耦合对CMOS高频电路性能的影响，最终获得能有效改善衬底噪声耦合效应的非标准逻辑形式。本项目将为高性能混合信号SOC 及射频前端SOC的高信噪比设计奠定必要的理论和实验基础。

本项目针对高速混合信号集成电路及射频前端SOC设计，获得了用于硅衬底噪声耦合分析的集成化Z参数衬底宏模型，建立了SMIC深亚微米重掺杂衬底CMOS工艺的高频衬底噪声耦合传输/衰减机理、数值解析模型和高层次仿真模型，用于硅衬底噪声耦合的前期仿真。比较研究非标准逻辑数字电路和传统标准CMOS逻辑的衬底噪声注入效应，以环形振荡器和伪随机数计数器为基本验证对象，定量验证非标准逻辑电路在数字集成电路中的衬底噪声幅值，并研究非标准逻辑数字电路的衬底噪声耦合对CMOS高频/高速模拟集成电路性能的影响，最终获得了能有效改善衬底噪声耦合效应的非标准逻辑形式CML和异步逻辑。.本项目将衬底噪声宏模型和CML逻辑用于指导GHz+采样率的D/A转换器、2.4GHz RF IC、高速异步电路单元等。本项目的研究内容侧重于采用CML逻辑的高速混合信号SOC和高速低衬底噪声的异步电路设计。本项目发表论文34篇，其中SCI论文16篇，EI论文16篇。