数字电路双逻辑综合关键技术研究

The function of digital circuits can be represented as either AND/OR/NOT based traditional Boolean （briefly, TB） forms or AND/XOR based Reed-Muller forms (briefly, RM). Compare to the circuits which are realized with only TB logic or RM logic, in the fact, most of the circuits are the mixture of the TB logic and RM logic. Therefore the good way for the logic synthesis and optimization of a circuit is implementation both the TB logic and RM logic at the same time, namely dual logic. The methodology of the dual logic synthesis in this project is by searching and splitting a logic cover into sub-covers and implementing them with TB logic and RM logic respectively which are suitable for TB and RM logic implementation. And the corresponding key techniques for the dual logic synthesis include: logic detection techniques for the different logic implementation, logic decomposition techniques, functional verification under dual logic, technology mapping using complex gates, and so on. The research results of this project will enrich the theory and method in logic synthesis. And a platform for dual logic synthesis will also be offered in this project.

数字逻辑电路既可以采用基于"与/或/非"运算的传统布尔(Traditional Boolean, TB)逻辑，也可以采用基于"与/异或"运算的Reed-Muller(RM)逻辑来实现。相比于单一的TB逻辑或RM逻辑，事实上，大多数电路本身就是二种逻辑的混合体，因此，理想的电路综合策略应该是同时采用TB逻辑和RM逻辑相结合的双逻辑综合。 本项目的双逻辑综合策略是通过将待优化逻辑覆盖中搜索、拆分成适合TB逻辑和RM逻辑的子覆盖，并分别用TB和RM逻辑实现，进而达到逻辑优化目的。相应的关键技术包括：适合不同逻辑实现的逻辑覆盖探测技术、逻辑覆盖拆分、大RM函数混合极性逻辑综合，逻辑等效验证，复合逻辑门在逻辑映射运用等方面。项目的研究成果将丰富逻辑综合理论和方法，同时建立一个双逻辑综合平台。

与研究计划相对应的研究内容主要涉及4个方面：1）双逻辑综合中的RM逻辑综合，尤其是大函数RM逻辑综合。分别提出了基于不相交项列表技术用于解决大函数向固定极性RM（FPRM）转换方法；基于乘积项互斥运算的方法实现逻辑函数AND/OR形式向指定极性下FPRM转化方法并对ISPFRM（Incompletely Specified Fixed Polarity Reed-Muller）大电路的综合优化研究，提出一种基于不相交乘积项大电路ISFPRM面积优化算法。提出的方法能实现输入变量超50的大电路的优化，并具有算法速度对函数变量数不敏感的特点。.2）利用BDD或AIG实现复合门的逻辑映射。通过建立子BDD或子AIG与逻辑复合门对应关系，进而实现复合门的逻辑映射;研究了将逻辑表达式转换为功能等效的MOS晶体管实现的复合门的方法；提出了基于动态单元库+logic effort逻辑电路MOS晶体管级的面积优化方法；研究了用Majority逻辑复合门进行逻辑映射的方法。.3）基于双逻辑综合的有限状态机（FSM）优化。通过将FSM中用于输出和次态生成的组合电路进行拆分，使之适合布尔和RM逻辑实现，从而达到简化表达式和实现电路面积优化的目的，提出了基于双逻辑的面积优化的状态编码(也称状态分配)算法。与SIS工具相比，平均面积优化约17%。.4）双逻辑综合中的复合逻辑门设计中提出一种基于晶体管级的三输入AND/XOR复合门电路结构。该电路通过采用多轨结构、缩短传输路径，以及混合CMOS逻辑设计方法，来克服原有电路中单一逻辑和单轨结构信号路径长的不足，进而提高电路性能。.已发表19篇论文，申请13项发明专利，已授权4项。共有1名博士研究生， 15硕士研究生参与本项目，发表了7篇硕士学位论文，另有3篇将于2019年提交。已毕业硕士研究生7人，即将毕业3人。