多核芯片异步片上网络的微电路和建模研究

多核处理器(CMP)是深亚微米工艺下CPU发展的必然趋势，片上网络是决定CMP的性能和核心数量可扩展性的关键。本项目拟采用延时无关的异步电路设计方法，应对深亚微米工艺下逻辑电路和导线延迟难以估计以及通用CMP行为不确定性给片上网络设计带来的挑战，为CMP提供高性能、稳定和低功耗的片上互连。本项目将提出一系列异步片上网络的微电路组件，可以支持延时无关连接、高基拓扑结构、网络服务质量保证以及全局异步局部同步的多核无缝集成。本项目还将探索CMP片上网络的生成方法，该方法可以根据核心的数量、接口参数和网络拓扑结构等信息的形式化描述，自动生成支持网络服务质量的片上网络电路。根据这种方法，设计者可以不用了解NoC实现的具体细节，高效快捷地设计出符合CMP服务质量要求的片上网络电路。本研究对于提高深亚微米工艺下多核处理器的通信性能和可靠性，缩短设计周期具有重要的理论和实践意义。

多核处理器(CMP)是深亚微米工艺下CPU发展的必然趋势，片上网络是决定CMP的性能和核心数量可扩展性的关键。在多核环境和深亚微米工艺下，逻辑电路和导线延迟难以估计、通用CMP行为不确定性给片上网络设计带来的挑战。本自然科学基金项目的目的就是解决这些问题，为CMP提供高性能、稳定和低功耗的片上互连。项目申报时的研究内容主要是：提出一套较为完整的片上网络基本电路部件，并且研究利用这些基本部件生成CMP片上网络的方法。该片上网络将满足CMP对于网络性能、带宽分配、传输延迟、可靠性和低功耗方面的要求。包括两个方面的研究：.　　1）异步片上网络基本组成部件的电路实现研究；.　　2）利用上述基本组成部件，生成CMP片上网络的方法研究。.　　本项目开展四年以来，按照计划进行，完成预期研究内容，发表资助文章12篇（其中SCI收录2篇，EI收录4篇，中文核心期刊5篇，已录用1篇），取得发明专利1件。