吉赫兹锁相环单粒子瞬变效应建模与加固技术研究

作为时钟产生和同步电路，锁相环（PLL）广泛应用于各种电子系统中。辐射环境中的PLL在单粒子瞬变效应（SET）作用下，将产生频率或相位偏差，甚至导致振荡中止，造成通信或功能中断，从而给系统造成灾难性的后果。随着工艺步入深亚微米阶段，PLL的工作频率不断提高，对SET的敏感性也日益增加。目前，吉赫兹抗辐射PLL的研究存在着多端动态器件的SET失效机理尚未掌握、缺乏相关SET电路模型、缺乏有效的低开销加固方法等突出问题。因此，对高性能PLL中SET效应的相关科学问题展开深入研究具有重要的理论和应用价值。.本项目将采用理论分析、器件和电路模拟以及辐射试验等多种手段，深入研究吉赫兹PLL的SET失效机理，建立准确的SET电路模型和高效的SET分析平台，提出有效的PLL加固技术，为研制新一代高性能抗辐射PLL提供理论指导与直接的技术支撑。

锁相环（PLL）在单粒子瞬变（SET）效应作用下，将产生频率或相位偏差，严重影响系统工作。本项目对吉赫兹PLL中SET效应建模、分析与加固方法进行研究，按计划完成了全部研究工作，并对研究内容进行了扩展。建立了PLL系统和电路模型，采用TCAD和电路模拟方式，研究了PLL系统级、电路级和器件级SET产生和传播过程，分析了各层次SET失效机理，揭示了NMOS SET效应无双极放大机制等一系列新机理；基于器件-电路混合模拟，建立了准确的偏置相关的SET电路模型库；提出了SET分析平台的结构框架，实现了电路级SET自动分析平台；提出了PMOS源极隔离、NMOS源极扩展以及CMOS漏极保护等多种版图级加固方法，提出了新式电流型电荷泵加固电路，提出了差分式三模冗余压控振荡器加固电路，提出了PLL加固策略；基于各层次加固方法实现了PLL实验芯片，辐射测试结果表明芯片对单粒子闩锁免疫，SET引发的相位误差较小，未出现不可恢复的失锁。相关研究成果应用于核高基DSP等多项工程任务，多款芯片测试结果表明，PLL抗辐射性能达到国内领先、国际先进水平。项目研究期间，发表学术论文47篇，其中SCI检索13篇，EI检索13篇；获国家发明专利授权5项；培养博士毕业生2人、硕士5人。. 本项目揭示了吉赫兹PLL中的SET效应规律，提出的建模、分析与加固方法可为高性能模拟和数模混合电路的辐射效应研究与加固设计提供理论指导和技术支撑，有效地支持我国自主知识产权宇航级处理器的研制工作。